1. t
參數(shù)資料
型號(hào): IDT723622L15PQF
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 10/25頁(yè)
文件大?。?/td> 0K
描述: IC FIFO SYNC 256X36X2 132QFP
標(biāo)準(zhǔn)包裝: 36
系列: 7200
功能: 同步
存儲(chǔ)容量: 18.4K(256 x 36 x 2)
數(shù)據(jù)速率: 67MHz
訪問時(shí)間: 15ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 132-BQFP 緩沖式
供應(yīng)商設(shè)備封裝: 132-PQFP(24.13x24.13)
包裝: 托盤
其它名稱: 723622L15PQF
18
IDT723622/723632/723642 CMOS SyncBiFIFO
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2
COMMERCIALTEMPERATURERANGE
NOTE:
1. tSKEW1 is the minimum time between a rising CLKB edge and a rising CLKA edge for ORA to transition HIGH and to clock the next word to the FIFO2 output register in three CLKA cycles.
If the time between the rising CLKB edge and rising CLKA edge is less than tSKEW1, then the transition of ORA HIGH and load of the first word to the output register may occur one CLKA
cycle later than shown.
Figure 9. ORA Flag Timing and First Data Word Fall Through when FIFO2 is Empty
CSB
W/RB
MBB
IRB
B0 - B35
CLKA
ORA
CSA
W/RA
MBA
ENB
ENA
A0-A35
CLKB
3022 drw 11
12
3
tCLKH
tCLKL
tCLK
tENS2
tENH
tDS
tDH
tSKEW1
tCLK
tCLKH
tPOR
tENS2
tENH
tA
Old Data in FIFO2 Output Register
W1
FIFO2 Empty
tCLKL
LOW
HIGH
W1
(1)
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PDF描述
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IDT723623L12PFG 功能描述:IC FIFO 256X36 SYNC 12NS 128TQFP RoHS:是 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K(16K x 18) 數(shù)據(jù)速率:100MHz 訪問時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP(14x14) 包裝:托盤 其它名稱:72271LA10PF
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