參數(shù)資料
型號: IDT723616L15PF8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 14/26頁
文件大小: 0K
描述: IC FIFO TRPL BUS 64X36X2 128QFP
標準包裝: 1,000
系列: 7200
功能: 同步
存儲容量: 4.6K(64 x 36 x2)
數(shù)據(jù)速率: 67MHz
訪問時間: 15ns
電源電壓: 4.5 V ~ 5.5 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應商設備封裝: 128-TQFP(14x20)
包裝: 帶卷 (TR)
其它名稱: 723616L15PF8
21
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT723616 CMOS TRIPLE BUS SyncFIFO
WITH
BUS-MATCHING AND BYTE SWAPPING 64 x 36 x 2
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for
EFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge
and rising CLKB edge is less than tSKEW1, then the transition of
EFB HIGH may occur one CLKB cycle later than shown.
2. Port-B size is word or byte;
EFB is set LOW by the last word or byte read from FIFO1, respectively. (The word-size case is shown.)
Figure 12.
EFB
EFB Flag Timing and First Data Read when FIFO1 is Empty
NOTE:
1. Read from FIFO2.
Figure 11. Port-A Read Cycle Timing for FIFO2
CSA
WRA
FFA
A0 - A35
CLKB
EFB
ENA
RENB
B0 -B17
CLKA
12
3520 drw12
tCLKH
tCLKL
tCLK
tENS
tENH
tDS
tDH
tSKEW1
tCLKL
tEN
tA
Read 1
FIFO1 Empty
LOW
HIGH
tCLKH
HIGH
(1)
tREF
W1
tENS
Previous Data
Read 2
tA
tDIS
tENH
tCLK
3520 drw11
CLKA
EFA
ENA
A0 - A35
CSA
W/RA
tCLK
tCLKH
tCLKL
tENS
tA
tEN
tA
tENH
tENS
tENH
Previous Data
Word 1
Word 2
(1)
tENH
tDIS
No Operation
PGA,
ODD/
EVEN
HIGH
tPGH
tPGS
tPGH
tPGS
tENS
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PDF描述
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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