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參數資料
| 型號： | IDT70261S15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | HIGH-SPEED 16K x 16 DUAL-PORT STATIC RAM WITH INTERRUPT |
| 中文描述： | 16K X 16 DUAL-PORT SRAM, 15 ns, PQFP100 |
| 封裝： | 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100 |
| 文件頁數： | 8/19頁 |
| 文件大?。?/td> | 171K |
| 代理商： | IDT70261S15PF |
6.42
IDT70261S/L
High-Speed 16K x 16 Dual-Port Static RAM with Interrupt Industrial and Commercial Temperature Ranges
8
,&3,
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5!
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM
CE
= V
IL
and
SEM
= V
IH
. To access semaphore,
CE
= V
IH
and
SEM
= V
IL
. Either condition must be valid for the entire t
EW
time.
4. The specification for t
DH
must be met by the device supplying write data to the RAMunder all operating conditions. Although t
DH
and t
OW
values will vary over voltage
and temperature, the actual t
DH
will always be smaller than the actual t
OW
.
5. 'X' in part numbers indicates power rating (S or L).
Symbol
Parameter
70261X15
Com'l Only
70261X20
Com'l & Ind
70261X25
Com'l & Ind
Unit
Mn.
Max.
Mn.
Max.
Mn.
Max.
WRITE CYCLE
t
WC
Write Cycle Time
15
____
20
____
25
____
ns
t
EW
Chip Enable to End-of-Write
(3)
12
____
15
____
20
____
ns
t
AW
Address Valid to End-of-Write
12
____
15
____
20
____
ns
t
AS
Address Set-up Time
(3)
0
____
0
____
0
____
ns
t
WP
Write Pulse Width
12
____
15
____
20
____
ns
t
WR
Write Recovery Time
0
____
0
____
0
____
ns
t
DW
Data Valid to End-of-Write
10
____
15
____
15
____
ns
t
HZ
Output High-Z Time
(1,2)
____
10
____
12
____
15
ns
t
DH
Data Hold Time
(4)
0
____
0
____
0
____
ns
t
WZ
Write Enable to Output in High-Z
(1,2)
____
10
____
12
____
15
ns
t
OW
Output Active fromEnd-of-Write
(1,2,4)
0
____
0
____
0
____
ns
t
SWRD
Flag Write to Read Time
5
____
5
____
5
____
ns
t
SPS
Flag Contention Window
5
____
5
____
5
____
ns
3039 tbl 13a
Symbol
Parameter
70261X35
Com'l & Ind
70261X55
Com'l & Ind
Unit
Mn.
Max.
Mn.
Max.
WRITE CYCLE
t
WC
Write Cycle Time
35
____
55
____
ns
t
EW
Chip Enable to End-of-Write
(3)
30
____
45
____
ns
t
AW
Address Valid to End-of-Write
30
____
45
____
ns
t
AS
Address Set-up Time
(3)
0
____
0
____
ns
t
WP
Write Pulse Width
25
____
40
____
ns
t
WR
Write Recovery Time
0
____
0
____
ns
t
DW
Data Valid to End-of-Write
15
____
30
____
ns
t
HZ
Output High-Z Time
(1,2)
____
15
____
25
ns
t
DH
Data Hold Time
(4)
0
____
0
____
ns
t
WZ
Write Enable to Output in High-Z
(1,2)
____
15
____
25
ns
t
OW
Output Active fromEnd-of-Write
(1,2,4)
0
____
0
____
ns
t
SWRD
Flag Write to Read Time
5
____
5
____
ns
t
SPS
Flag Contention Window
5
____
5
____
ns
3039 tbl 13b
相關PDF資料 |
PDF描述 |
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