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參數(shù)資料
| 型號： | IDT5V9352 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER |
| 中文描述： | 3.3V/2.5V鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器零延遲緩沖器 |
| 文件頁數(shù)： | 6/10頁 |
| 文件大小： | 81K |
| 代理商： | IDT5V9352 |
6
INDUSTRIAL TEMPERATURE RANGE
IDT5V9352
3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER
DC ELECTRICAL CHARACTERISTICS
T
A
= –40°C to +85°C, V
CC
= 2.5V ± 5%
NOTES:
1. For conditions shown as Min. or Max., use the appropriate value specified under recommended operating conditions.
2. Inputs have pull-down resistors affecting the input current.
3. Icc is the DC current consumption of the device with all outputs open in High-Impedance state and the inputs in its default state (or open).
Parameter
V
IH
V
IL
V
OH
V
OL
Z
OUT
I
I(2)
I
CC(3)
I
CCA
Description
Test Conditions
Min.
1.7
–0.3
1.8
Typ.
(1)
Max.
V
CC +
0.3
0.7
Unit
V
V
V
V
μA
mA
mA
Input HIGH Level
Input LOW Level
HIGH Level Output Voltage
LOW Level Output Voltage
Output Impedance
Input Current
MaximumQuiescent Supply Current
PLL Supply Current
LVCMOS
LVCMOS
I
OH
= –15mA
I
OL
= 15mA
0.6
17 - 20
V
I
= V
CC
or GND
±200
1
5
2
INPUT TIMING REQUIREMENTS
T
A
= –40°C to +85°C, V
CC
= 2.5V ± 5%
NOTES:
1. Maximumand mnimuminput reference is limted by the VCO clock range and the feedback divider.
2. In PLL bypass mode, the 5V9352 divides the input reference clock.
Symbol
Description
Min.
50
33.3
25
16.67
Max.
100
66.6
50
33.3
250
75
1
Unit
÷
4 feedback
÷
6 feedback
÷
8 feedback
÷
12 feedback
REF
Reference CLK input
(1)
MHz
Reference CLK input in PLL bypass mode
(2)
Input clock duty cycle
Maximuminput rise and fall times, 0.8V to 2V
d
H
t
R
, t
F
25
%
ns
相關(guān)PDF資料 |
PDF描述 |
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| IDT5V9910A-7SO | 3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR |
| IDT5V9910A | 3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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