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參數(shù)資料
| 型號： | IDT5V9351PR |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | LOW VOLTAGE PLL CLOCK DRIVER |
| 中文描述： | 低壓PLL時鐘驅(qū)動器 |
| 文件頁數(shù)： | 3/10頁 |
| 文件大?。?/td> | 85K |
| 代理商： | IDT5V9351PR |
INDUSTRIAL TEMPERATURE RANGE
IDT5V9351
LOW VOLTAGE PLL CLOCK DRIVER
3
Terminal
Name
PECL-CLK
PECL-CLK
TCLK
FBIN
REF_SEL
f
SEL(D:A)
OE
Q
A
Q
B
Q
C (1:0)
Q
D (4:0)
No.
8, 9
Type
I
Description
Differential clock reference, LOW voltage positive ECL input
30
2
32
I
I
I
I
I
Single-ended reference clock signal or test clock
Feedback signal input
Reference clock input
Frequency control pin
Output enable/disable
Bank A clock output
Bank B clock output
Bank C clock output
Bank D clock output
3, 4, 5, 6
10
28
26
22, 24
12, 14, 16,
18, 20
1
11, 15, 19,
23, 27
7, 13, 17, 21,
25, 29
31
O
O
O
O
V
CCA
V
CC
PWR
PWR
Positive power supply for PLL
Positive power supply for I/O and core
GND
Ground
Negative power supply
PLL_EN
I
PLL enable input. When set HIGH, PLL is enabled. When set LOW, PLL is disabled.
PIN DESCRIPTION
FUNCTIONALITY
Control
REF_SEL
PLL_EN
OE
FSELA
FSELB
FSELC
FSELD
Default
0
1
0
0
0
0
0
0
1
Selects PECL_CLK as reference clock
Test mode with PLL Disabled
Outputs enabled
Q
A
= V
CO
÷
2
Q
B
= V
CO
÷
4
Q
C
= V
CO
÷
4
Q
D
= V
CO
÷
4
Selects TCLK as reference clock
PLL Enabled
Outputs disabled
Q
A
= V
CO
÷
4
Q
B
= V
CO
÷
8
Q
C
= V
CO
÷
8
Q
D
= V
CO
÷
8
NOTE:
1. Output frequency relationship with respect to input reference frequency CLK. QC1 is connected to FBIN.
相關PDF資料 |
PDF描述 |
|---|---|
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| IDT5V9910A-5SOI | 3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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