參數(shù)資料
型號(hào): IDT5V926PGI
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: XO, clock
英文描述: SINGLE OUTPUT CLOCK GENERATOR
中文描述: 160 MHz, OTHER CLOCK GENERATOR, PDSO16
封裝: TSSOP-16
文件頁(yè)數(shù): 1/6頁(yè)
文件大小: 45K
代理商: IDT5V926PGI
1
IDT5V926
SINGLE OUTPUT CLOCK GENERATOR
INDUSTRIAL TEMPERATURE RANGE
APRIL 2003
2003 Integrated Device Technology, Inc.
DSC 5405/4
c
IDT5V926
INDUS T RIAL T E MPE RAT URE RANGE
SINGLE OUTPUT
CLOCK GENERATOR
FUNCTIONAL BLOCK DIAGRAM
DE S CRIPT ION:
The IDT5V926 is a low-cost, low skew, low jitter, and high-performance
clock synthesizer with a reference clock fromlower frequency crystal or clock
input. It has been specially designed to interface with Gigabit Ethernet and
Fast Ethernet applications by providing a 125MHz clock from25MHz input.
It can be programmed to provide output frequencies ranging from48MHz
to 160MHz, with input frequencies ranging from6MHz to 80MHz.
The IDT5V926 includes an internal RC filter that provides excellent jitter
characteristics and elimnates the need for external components. When
using the optional crystal input, the chip accepts a 10 - 40MHz fundamental
mode crystal with a maximumequivalent series resistance of 50
.
X1/REF
X2
CRYSTAL
OSCILLATOR
PHASE
DETECTOR
CHARGE
PUMP
LOOP
FILTER
VCO
SELECT MODE
Q
OUT
Q
REF
S1
S0
OE
VCO DIVIDE
1/N
REFE
0
1
FEATURES:
3V to 3.6V operating voltage
48MHz to 160MHz output frequency range
Input from fundamental crystal oscillator or external source
Internal PLL feedback (loading feedback output relative to
other outputs, adjusts propagation delay between REF
inputs and outputs)
Select inputs (S
[1:0]
) for FB divide selection (multiply ratio of
2, 3, 4, 4.25, 5, 6, 6.25, and 8)
Low jitter
PLL bypass for testing and power-down control (S1 = H, S0 =
H, powers part down <500
μ
A)
Available in TSSOP package
APPLICATIONS:
Gigabit ethernet
Router
Network switches
SAN
Instrumentation
Fibre channel
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
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PDF描述
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