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參數(shù)資料
| 型號： | IDT5V19EE604NDGI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 21/29頁 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 200MHZ 28VFQFPN |
| 產(chǎn)品培訓(xùn)模塊： | VersaClock™ III Programmable Clocks |
| 特色產(chǎn)品： | VersaClock III Timing Devices |
| 標準包裝： | 75 |
| 系列： | VersaClock™ III |
| 類型： | 時鐘發(fā)生器，多路復(fù)用器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL，晶體 |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:6 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 28-VFQFPN（4x4） |
| 包裝： | 管件 |
| 其它名稱： | 800-1922 |
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IDT5V19EE604
EEPROM PROGRAMMABLE VCXO CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE VCXO CLOCK GENERATOR
28
IDT5V19EE604
REV M 092412
Revision History
Rev.
Date
Originator
Description of Change
A
4/22/09
R.Willner
Advance Information.
B
5/04/09
R.Willner
Identified VDDX (crystal oscillator power) and AVDD (analog power) on device.
C
6/04/09
R.Willner
Add default configurations, pull-down resistor values on input pins.
Released Datasheet from Advanced Information.
D
06/10/09
R.Willner
Updates: crystal load specs; “Output Duty Cycle” specs; addresses 0x07, 0x02 and 0xBF
in “Programming Registers” table.
E
10/05/09
R.Willner
Change IP3[3:0] to IP3[4:0]; updated “Programming Registers Table”.
F
02/23/10
R.Willner
Updated Recommended Operation Conditions to include Vddx and AVdd parameters.
G
01/19/11
R.Willner
Corrected notes for top-side marking.
H
05/04/11
R.Willner
Added Landing Pattern diagram.
J
04/18/12
R. Willner
1. Change description for SDAT and SCLK pins.
2. Add new footnotes to pin descriptions table
3. Added section "Crystal Clock Selection"
4. Added logic diagram and Truth table for "SD/OE Pin Function" section.
5. Corrected register readback values for 0x52~0x54 and 0x7C~0x7F.
6. Update to QFN package drawing - exposed thermal pad callout.
K
06/04/12
A. Tsui
1. Updated SD-OE pin description; from (Default is active HIGH) to (Default is active
LOW)
2. Updated “OUTn” column in Truth Table with “High-Z” specs and added footnote 2,
“High-Z regardless of OEM bits”.
3. Updated “SD-OE Pin Function” section to reflect that SP is “0”changed from active
HIGH to active LOW, and SP is “1” changed from active LOW to active HIGH.
L
06/18/12
R.Willner
Added Min/Max spread values to "Spread Spectrum Generation Specifications" table;
fMOD - Max. 120kHz; Down Spread - Min. -0.5%, Max. -4.0%; Center Spread - Min.
±0.25%, Max. ±2.0%
M
09/24/12
R.Willner
Slew Rate (t4) Output Load test conditions were changed from 15pF to 5pF.
相關(guān)PDF資料 |
PDF描述 |
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| X9250TS24IZ-2.7T2 | IC XDCP QUAD 256TP 100K 24-SOIC |
| X9241AUVZ | IC XDCP QUAD 4X50K EE 20-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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