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參數資料
| 型號： | IDT5T9821NLI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 25/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK DRIVER ZD PLL 68-VFQFPN |
| 產品變化通告： | Product Discontinuation 05/Jan/2011 |
| 標準包裝： | 168 |
| 類型： | PLL 時鐘驅動器 |
| PLL： | 帶旁路 |
| 輸入： | eHSTL，HSTL，LVPECL，LVTTL |
| 輸出： | eHSTL，HSTL，LVTTL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 68-VFQFN 裸露焊盤 |
| 供應商設備封裝： | 68-VFQFPN（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 5T9821NLI |
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31
INDUSTRIALTEMPERATURERANGE
IDT5T9821
EEPROMPROGRAMMABLE2.5VZERODELAYPLLDIFFERENTIALCLOCKDRIVER
NOTES:
1. Five consecutive TCLK cycles with TMS = 1 will reset the TAP.
2. TAP controller must be reset before normal PLL operations can begin.
RefertotheIEEEStandardTestAccessPortSpecification(IEEEStd.1149.1)
forthefullstatediagram
All state transitions within the TAP controller occur at the rising edge of
theTCLKpulse.TheTMSsignallevel(0or1)determinesthestateprogression
thatoccursoneachTCLKrisingedge.TheTAPcontrollertakesprecedence
over the PLL and must be reset after power up of the device. See TRST
description for more details on TAP controller reset.
Test-Logic-ResetAlltestlogicisdisabledinthiscontrollerstateenabling
thenormaloperationoftheIC.TheTAPcontrollerstatemachineisdesigned
insuchawaythat,nomatterwhattheinitialstateofthecontrolleris,theTest-
Logic-Reset state can be entered by holding TMS at high and pulsing TCLK
five times. This is the reason why the Test Reset (TRST) pin is optional.
Run-Test-Idle In this controller state, the test logic in the IC is active only
ifcertaininstructionsarepresent.Forexample,ifaninstructionactivatesthe
selftest,thenitwillbeexecutedwhenthecontrollerentersthisstate.Thetest
logic in the IC is idles otherwise.
Select-DR-Scan This is a controller state where the decision to enter the
Data Path or the Select-IR-Scan state is made.
Select-IR-Scan This is a controller state where the decision to enter the
Instruction Path is made. The Controller can return to the Test-Logic-Reset
stateotherwise.
Capture-IRInthiscontrollerstate,theshiftregisterbankintheInstruction
Register parallel loads a pattern of fixed values on the rising edge of TCLK.
The last two significant bits are always required to be “01”.
Shift-IR In this controller state, the instruction register gets connected
between TDI and TDO, and the captured pattern gets shifted on each rising
edgeofTCLK.TheinstructionavailableontheTDIpinisalsoshiftedintothe
instructionregister.
Exit1-IRThisisacontrollerstatewhereadecisiontoentereitherthePause-
IR state or Update-IR state is made.
Pause-IR This state is provided in order to allow the shifting of instruction
register to be temporarily halted.
Exit2-DRThisisacontrollerstatewhereadecisiontoentereithertheShift-
IR state or Update-IR state is made.
Update-IRInthiscontrollerstate,theinstructionintheinstructionregister
islatchedintothelatchbankof theInstructionRegister on every fallingedge
ofTCLK.Thisinstructionalsobecomesthecurrentinstructiononceitislatched.
Capture-DRInthiscontrollerstate,thedataisparallelloadedintothedata
registers selected by the current instruction on the rising edge of TCLK.
Shift-DR, Exit1-DR, Pause-DR, Exit2-DR and Update-DR These
controller states are similar to the Shift-IR, Exit1-IR, Pause-IR, Exit2-IR and
Update-IRstatesintheInstructionpath.
TAP Controller State Diagram
Test-Logic
Reset
Run-Test/
Idle
Select-
DR-Scan
Capture-DR
Shift-DR
Exit1-DR
Pause-DR
Exit2-DR
Update-DR
Select-
IR-Scan
Capture-IR
Shift-IR
Exit1-IR
Pause-IR
Exit2-IR
Update-IR
0
1
0
1
相關PDF資料 |
PDF描述 |
|---|---|
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| SY10ELT22LZI TR | IC TRANSLATOR DUAL 3.3V 8-SOIC |
| IDT5T9821NLGI8 | IC CLK DRIVER ZD PLL 68-VFQFPN |
| IDT5T9821NLGI | IC CLK DRIVER ZD PLL 68-VFQFPN |
| MS27472T24F35SLC | CONN HSG RCPT 128POS WALL MT SKT |
相關代理商/技術參數 |
參數描述 |
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