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參數(shù)資料
| 型號(hào)： | IDT49FCT805APB |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | FAST CMOS BUFFER/CLOCK DRIVER |
| 中文描述： | 快速CMOS緩沖器/時(shí)鐘驅(qū)動(dòng)器 |
| 文件頁數(shù)： | 6/7頁 |
| 文件大小： | 126K |
| 代理商： | IDT49FCT805APB |
IDT49FCT805/806/A
FAST CMOS BUFFER/CLOCK DRIVER
MILITARY AND COMMERCIAL TEMPERATURE RANGES
9.1
6
TEST CIRCUITS AND WAVEFORMS
TEST CIRCUITS FOR ALL OUTPUTS
Pulse
Generator
R
T
D.U.T.
V
CC
V
IN
C
L
V
OUT
50pF
500
500
7.0V
ENABLE AND DISABLE TIME
SWITCH POSITION
Test
Switch
Closed
Disable LOW
Enable LOW
Disable HIGH
Enable HIGH
Open
2574 lnk 11
DEFINITIONS:
C
L
= Load capacitance: includes jig and probe capacitance.
R
T
=
Termination resistance: should be equal to Z
OUT
of the Pulse
Generator.
2574 drw 07
PACKAGE SKEW - t
SK
(t)
PULSE SKEW - t
SK
(p)
t
PLH1
OUTPUT 1
OUTPUT 2
t
SK(o)
t
PLH2
3V
1.5V
0V
V
OH
1.5V
V
OL
V
OH
1.5V
V
OL
INPUT
t
PHL1
t
PHL2
t
SK(o)
t
SK(o)
=
|t
PLH2 -
t
PLH1
|
or
|t
PHL2 -
t
PHL1
|
CONTROL
INPUT
OUTPUT
NORMALLY
LOW
OUTPUT
NORMALLY
HIGH
3V
1.5V
0V
3.5V
0V
SWITCH
CLOSED
SWITCH
OPEN
V
OL
V
OH
0.3V
0.3V
t
PLZ
t
PZL
t
PZH
t
PHZ
3.5V
1.5V
0V
1.5V
ENABLE
DISABLE
3V
0V
V
OH
t
PLH
t
PHL
V
OL
1.5V
1.5V
t
R
t
F
2.0V
0.8V
INPUT
OUTPUT
INPUT
t
PLH1
PACKAGE 1 OUTPUT
PACKAGE 2 OUTPUT
t
SK(t)
t
PLH2
3V
1.5V
0V
V
OH
1.5V
V
OL
V
OH
1.5V
V
OL
t
PHL1
t
PHL2
t
SK(t)
t
SK(t)
= |t
PLH2 -
t
PLH1
|
or
|t
PHL2 -
t
PHL1
|
t
PLH
t
PHL
3V
1.5V
0V
V
OH
1.5V
V
OL
t
SK(p)
=
|t
PHL -
t
PLH
|
INPUT
OUTPUT
Package 1 and Package 2 are same device type and speed grade
2574 drw 09
2574 drw 08
2574 drw 10
2574 drw 11
PACKAGE DELAY
OUTPUT SKEW - t
SK
(o)
ENABLE AND DISABLE TIMES
NOTES:
1. Diagram shown for input Control Enable-LOW and input Control
Disable-HIGH
2. Pulse Generator for All Pulses: f
≤
1.0MHz; t
F
≤
2.5ns; t
R
≤
2.5ns
2574 drw 12
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