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參數(shù)資料
| 型號： | IDT23S09E-1PGI |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3V ZERO DELAY CLOCK BUFFER, SPREAD SPECTRUM COMPATIBLE |
| 中文描述： | 3.3零延遲時鐘緩沖器，擴頻兼容 |
| 文件頁數(shù)： | 5/8頁 |
| 文件大?。?/td> | 65K |
| 代理商： | IDT23S09E-1PGI |
5
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
IDT23S09E
3.3V ZERO DELAY CLOCK BUFFER
S WITCHING CHARACT ERIS T ICS (23S 09E-1H) - INDUS T RIAL
(1,2)
Symbol
Parameter
t
1
Output Frequency
Conditions
Min.
10
10
40
Typ.
—
—
50
Max.
200
100
60
Unit
MHz
10pF Load
30pF Load
Measured at 1.4V, F
OUT
= 66.66MHz
Duty Cycle = t
2
÷
t
1
Duty Cycle = t
2
÷
t
1
%
Measured at 1.4V, F
OUT
<50MHz
45
50
55
%
t
3
Rise Time
Measured between 0.8V and 2V
—
—
1.5
ns
t
4
Fall Time
Measured between 0.8V and 2V
—
—
1.5
ns
t
5
t
6A
t
6B
Output to Output Skew
Delay, REF Rising Edge to CLKOUT Rising Edge
Delay, REF Rising Edge to CLKOUT Rising Edge
All outputs equally loaded
Measured at V
DD
/2
Measured at V
DD
/2 in PLL bypass mode (IDT23S09E only)
—
—
1
—
0
5
250
±
350
8.7
ps
ps
ns
t
7
Device-to-Device Skew
Measured at V
DD
/2 on the CLKOUT pins of devices
—
0
700
ps
t
8
Output Slew Rate
Measured between 0.8V and 2V using Test Circuit 2
1
—
—
V/ns
t
J
Cycle-to-Cycle Jitter
Measured at 66.66MHz, loaded outputs
—
—
200
ps
t
LOCK
PLL Lock Time
Stable power supply, valid clock presented on REF pin
—
—
1
ms
NOTES:
1. REF Input has a threshold voltage of V
DD
/2.
2. All parameters specified with loaded outputs.
S WITCHING CHARACT ERIS T ICS (23S 09E-1) - INDUS T RIAL
(1,2)
Symbol
Parameter
t
1
Output Frequency
Conditions
Min.
10
10
40
—
—
—
—
1
—
—
Typ.
—
—
50
—
—
—
0
5
0
—
Max.
200
100
60
2.5
2.5
250
±
350
8.7
700
200
Unit
MHz
10pF Load
30pF Load
Measured at 1.4V, F
OUT
= 66.66MHz
Measured between 0.8V and 2V
Measured between 0.8V and 2V
All outputs equally loaded
Measured at V
DD
/2
Measured at V
DD
/2 in PLL bypass mode (IDT23S09E only)
Measured at V
DD
/2 on the CLKOUT pins of devices
Measured at 66.66MHz, loaded outputs
Duty Cycle = t
2
÷
t
1
Rise Time
Fall Time
Output to Output Skew
Delay, REF Rising Edge to CLKOUT Rising Edge
Delay, REF Rising Edge to CLKOUT Rising Edge
Device-to-Device Skew
Cycle-to-Cycle Jitter
%
ns
ns
ps
ps
ns
ps
ps
t
3
t
4
t
5
t
6A
t
6B
t
7
t
J
t
LOCK
PLL Lock Time
Stable power supply, valid clock presented on REF pin
—
—
1
ms
NOTES:
1. REF Input has a threshold voltage of V
DD
/2.
2. All parameters specified with loaded outputs.
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PDF描述 |
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