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參數(shù)資料
| 型號： | IDT23S09E-1DCG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 5/8頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFF ZD 16SOIC |
| 標準包裝： | 48 |
| 類型： | 零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | LVTTL |
| 輸出： | LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:9 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 200MHz |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 16-SOIC |
| 包裝： | 管件 |
| 其它名稱： | 23S09E-1DCG 800-1330 800-1330-5 800-1330-ND |
5
COMMERCIALANDINDUSTRIALTEMPERATURERANGES
IDT23S09E
3.3VZERODELAYCLOCKBUFFER
SWITCHING CHARACTERISTICS (23S09E-1H) - INDUSTRIAL(1,2)
Symbol
Parameter
Conditions
Min.
Typ.
Max.
Unit
t1
OutputFrequency
10pFLoad
10
—
200
MHz
30pFLoad
10
—
100
Duty Cycle = t2
÷ t1
Measured at 1.4V, FOUT = 66.66MHz
40
50
60
%
Duty Cycle = t2
÷ t1
Measured at 1.4V, FOUT <50MHz
45
50
55
%
t3
Rise Time
Measured between 0.8V and 2V
—
1.5
ns
t4
Fall Time
Measured between 0.8V and 2V
—
1.5
ns
t5
Output to Output Skew
Alloutputsequallyloaded
—
250
ps
t6A
Delay, REF Rising Edge to CLKOUT Rising Edge
Measured at VDD/2
—
0
±350
ps
t6B
Delay, REF Rising Edge to CLKOUT Rising Edge
Measured at VDD/2 in PLL bypass mode (IDT23S09E only)
1
5
8.7
ns
t7
Device-to-Device Skew
Measured at VDD/2 on the CLKOUT pins of devices
—
0
700
ps
t8
Output Slew Rate
Measured between 0.8V and 2V using Test Circuit 2
1
—
V/ns
tJ
Cycle-to-Cycle Jitter
Measured at 66.66MHz, loaded outputs
—
200
ps
tLOCK
PLL Lock Time
Stable power supply, valid clock presented on REF pin
—
1
ms
NOTES:
1. REF Input has a threshold voltage of VDD/2.
2. All parameters specified with loaded outputs.
SWITCHING CHARACTERISTICS (23S09E-1) - INDUSTRIAL(1,2)
Symbol
Parameter
Conditions
Min.
Typ.
Max.
Unit
t1
OutputFrequency
10pFLoad
10
—
200
MHz
30pFLoad
10
—
100
Duty Cycle = t2
÷ t1
Measured at 1.4V, FOUT = 66.66MHz
40
50
60
%
t3
Rise Time
Measured between 0.8V and 2V
—
2.5
ns
t4
Fall Time
Measured between 0.8V and 2V
—
2.5
ns
t5
Output to Output Skew
Alloutputsequallyloaded
—
250
ps
t6A
Delay, REF Rising Edge to CLKOUT Rising Edge
Measured at VDD/2
—
0
±350
ps
t6B
Delay, REF Rising Edge to CLKOUT Rising Edge
Measured at VDD/2 in PLL bypass mode (IDT23S09E only)
1
5
8.7
ns
t7
Device-to-Device Skew
Measured at VDD/2 on the CLKOUT pins of devices
—
0
700
ps
tJ
Cycle-to-Cycle Jitter
Measured at 66.66MHz, loaded outputs
—
200
ps
tLOCK
PLL Lock Time
Stable power supply, valid clock presented on REF pin
—
1
ms
NOTES:
1. REF Input has a threshold voltage of VDD/2.
2. All parameters specified with loaded outputs.
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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