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參數(shù)資料
| 型號： | ICS9LPR501 |
| 英文描述： | 64-pin CK505 w/Fully Integrated Voltage Regulator |
| 中文描述： | 64引腳CK505瓦特/全集成穩(wěn)壓器 |
| 文件頁數(shù)： | 5/22頁 |
| 文件大?。?/td> | 250K |
| 代理商： | ICS9LPR501 |
5
Integrated
Circuit
Systems, Inc.
ICS9LPR501
1118E—08/08/07
Pin Description (Continued)
PIN #
PIN NAME
49
VDDCPU_IO
Fully Integrated Regulator
Connection for Desktop/Mobile Applications
ICS9LPR501
1.05V to 3.3V
(+/-5%)
NC
PIN 48
VDDCPU_IO, Pin 49
VDDSRC_IO Pin 45,36,26
VDDPLL3_IO, Pin 20
VDD96_IO, Pin 12
SRC_IO Decoupling
Network
PLL3_IO Decoupling
Network
CPU_IO Decoupling
Network
96_IO Decoupling
Network
TYPE
PWR
DESCRIPTION
Supply for CPU outputs. VDDCPU_IO is 1.05 to 3.3V with +/-5% tolerance
Complement clock of low power differenatial CPU clock pair. This clock will be free-running
during iAMT.
50
CPUC1_F
OUT
51
CPUT1_F
OUT
True clock of low power differential CPU clock pair. This clock will be free-running during iAMT.
52
53
54
55
56
GNDCPU
CPUC0
CPUT0
VDDCPU
CK_PWRGD/PD#
PWR
OUT
OUT
PWR
IN
Ground Pin for CPU Outputs
Complement clock of low power differential CPU clock pair.
True clock of low power differential CPU clock pair.
Power Supply 3.3V nominal.
Notifies CK505 to sample latched inputs, or iAMT entry/exit, or PWRDWN# mode
3.3V tolerant input for CPU frequency selection. Refer to input electrical characteristics for
Vil_FS and Vih_FS values. TEST_MODE is a real time input to select between Hi-Z and REF/N
divider mode while in test mode. Refer to Test Clarification Table.
Ground pin for crystal oscillator circuit
Crystal output, nominally 14.318MHz.
Crystal input, Nominally 14.318MHz.
Power pin for the REF outputs, 3.3V nominal.
3.3V 14.318MHz reference clock/3.3V tolerant low threshold input for CPU frequency selection.
Refer to input electrical characteristics for Vil_FS and Vih_FS values/ TEST_SEL: 3-level
latched input to enable test mode. Refer to Test Clarification Table.
Data pin for SMBus circuitry, 5V tolerant.
Clock pin of SMBus circuitry, 5V tolerant.
57
FSLB/TEST_MODE
IN
58
59
60
61
GNDREF
X2
X1
VDDREF
PWR
OUT
IN
PWR
62
REF0/FSLC/TEST_SEL
I/O
63
64
SDATA
SCLK
I/O
IN
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS9LPR501yGLFT | 64-pin CK505 w/Fully Integrated Voltage Regulator |
| ICSLV810RILFT | Buffer/Clock Driver |
| ICSLV810RIT | Buffer/Clock Driver |
| ICSLV810 | Buffer/Clock Driver |
| ICSLV810FI | Buffer/Clock Driver |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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