參數(shù)資料
型號： ICS9FG1904B-1
英文描述： Frequency Generator for CPU, PCIe Gen 1, PCIe Gen 2 & FBD
中文描述： 頻率發(fā)生器的CPU，1個PCIe代，第二代的PCIe
文件頁數(shù)： 3/22頁
文件大小： 235K
代理商： ICS9FG1904B-1
3
Integrated
Circuit
Systems, Inc.
ICS9FG1904B-1
1255B—08/03/07
Pin Description (Continued)
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
37
OE9#
IN
Active low input for enabling DIF pair 9.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 10.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 11.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Ground pin.
Power supply, nominal 3.3V
Active low input for enabling DIF pair 12.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 13.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 14.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
A rising edge samples latched inputs and release Power Down Mode, a low
puts the part into power down mode and tristates all outputs.
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 15 and 16.
1 = tri-state outputs, 0 = enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Power supply, nominal 3.3V
Ground pin.
0.7V differential true clock output
0.7V differential complement clock output
0.7V differential true clock output
0.7V differential complement clock output
Active low input for enabling DIF pair 17, 18.
1 = tri-state outputs, 0 = enable outputs
Input for reference clock.
"Complementary" reference clock input.
SMBus address bit 2. When Low, the part operates as a fanout buffer with the
PLL bypassed. When High, the part operates as a zero-delay buffer (ZDB) with
the PLL operating.
0 = fanout mode (PLL bypassed), 1 = ZDB mode (PLL used)
38
39
DIF_9
DIF_9#
OUT
OUT
40
OE10#
IN
41
42
DIF_10
DIF_10#
OUT
OUT
43
OE11#
IN
44
45
46
47
DIF_11
DIF_11#
GND
VDD
OUT
OUT
PWR
PWR
48
OE12#
IN
49
50
DIF_12
DIF_12#
OUT
OUT
51
OE13#
IN
52
53
DIF_13
DIF_13#
OUT
OUT
54
OE14#
IN
55
56
DIF_14
DIF_14#
OUT
OUT
57
CKPWRGD/PD#
IN
58
59
DIF_15
DIF_15#
OUT
OUT
60
OE_15_16#
IN
61
62
63
64
65
66
67
68
DIF_ 16
DIF_16#
VDD
GND
DIF_17
DIF_17#
DIF_18
DIF_18#
OUT
OUT
PWR
PWR
OUT
OUT
OUT
OUT
69
OE_17_18#
IN
70
71
CLK_IN
CLK_IN#
IN
IN
72
SMB_A2_PLLBYP#
IN
相關PDF資料
PDF描述
ICS9FG1904BK-1LFT Frequency Generator for CPU, PCIe Gen 1, PCIe Gen 2 & FBD
ICS9LPR501 64-pin CK505 w/Fully Integrated Voltage Regulator
ICS9LPR501yGLFT 64-pin CK505 w/Fully Integrated Voltage Regulator
ICSLV810RILFT Buffer/Clock Driver
ICSLV810RIT Buffer/Clock Driver
相關代理商/技術參數(shù)
參數(shù)描述
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