參數(shù)資料
型號(hào): ICS9DB102YGLFT
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 時(shí)鐘及定時(shí)
英文描述: 2 Output PCI Express Buffer with CLKREQ Function
中文描述: 9DB SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20
封裝: 4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-20
文件頁數(shù): 5/13頁
文件大?。?/td> 242K
代理商: ICS9DB102YGLFT
IDT
TM
/ICS
TM
2 Output Express* Buffer with CLKREQ# Function
ICS9DB102 REV F 08/06/07
ICS9DB102
2 Output PCI Express* Buffer with CLKREQ# Function
5
Electrical Characteristics - PLL Parameters
T
A
= 0 - 70°C; Supply Voltage V
DD
= 3.3 V +/-5%
Group
Parameter
Description
Min
Typ
Max
Units
Notes
PLL Jitter Peaking
j
peak-hibw
(PLL_BW = 1)
0
1
2.5
dB
1,4
PLL Jitter Peaking
j
peak-lobw
(PLL_BW = 0)
0
1
2
dB
1,4
PLL Bandwidth
PLL Bandwidth
pll
HIBW
pll
LOBW
(PLL_BW = 1)
(PLL_BW = 0)
PCIe Gen 1 phase jitter
(1.5 - 22 MHz)
PCIe Gen 2 jitter
(8-16 MHz, 5-16 MHz) Hi-Band >1.5MHz
(PLL_BW=1)
PCIe Gen 2 jitter
(8-16 MHz, 5-16 MHz) Hi-Band >1.5MHz
(PLL_BW=0)
PCIe Gen 2 jitter
(8-16 MHz, 5-16 MHz) Lo-Band <1.5MHz
2
2.5
0.5
3
1
MHz
MHz
1,5
1,5
0.4
40
108
ps
1,2,3
2.7
3.1
ps rms
1,2,3
2.2
3.1
ps rms
1,2,3
1.3
3
ps rms
1,2,3
NOTES:
1. Guaranteed by design and characterization, not 100% tested in production.
2. See http://www.pcisig.com for complete specs
3. Device driven by 932S421BGLF or equivalent
4.
Measured as maximum pass band gain. At frequencies within the loop BW, highest point of magnification is called PLL jitter peaking.
5.
Measured at 3 db down or half power point.
Jitter, Phase
t
jphasePLL
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PDF描述
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參數(shù)描述
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