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參數(shù)資料
| 型號： | ICS97ULP877AHLF-T |
| 英文描述： | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| 中文描述： | 1.8V的低功耗寬范圍頻率時鐘驅(qū)動器 |
| 文件頁數(shù)： | 7/14頁 |
| 文件大小： | 187K |
| 代理商： | ICS97ULP877AHLF-T |
7
ICS97ULP877A
0981C—04/05/05
Notes:
1.
2.
Switching characteristics guaranteed for application frequency range.
Static phase offset shifted by design.
Switching Characteristics
1
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Output enable time
t
en
Output disable time
t
dis
CONDITION
(MHz)
MIN
TYP
4.73
5.82
MAX
8
8
40
30
60
50
4
UNITS
ns
ns
ps
ps
ps
ps
v/ns
v/ns
v/ns
ps
ps
ps
ps
ps
ps
ps
ps
ps
kHz
OE to any output
OE to any output
160 to 270
271 to 410
160 to 270
271 to 410
-40
-30
-60
-50
1
0.5
1.5
0
0
-50
-20
-50
Input Clock
Output Enable (OE), (OS)
2.5
Output clock slew rate
SLr1(o)
t
jit(cc+)
t
jit(cc-)
2.5
3
40
-40
50
20
50
80
60
40
30
33
160 to 270
271 to 410
271 to 410
Static Phase Offset
t
jit
(per)
+
t
()dyn +
t
skew(o)
t
()dyn
+
t
skew(o)
t
SPO
∑
(su)
∑
t
(h)
2
0
160 to 270
271 to 410
SSC modulation frequency
SSC clock input frequency
deviation
PLL Loop bandwidth (-3 dB
from unity gain)
30.00
0.00
-0.50
%
2.0
MHz
t
()dyn
Half-period jitter
t
jit(hper)
Output to Output Skew
t
skew
160 to 410
Period jitter
t
jit (per)
Input slew rate
SLr1(i)
160 to 410
Cycle-to-cycle period jitter
Dynamic Phase Offset
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS97ULP877AKLF-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97ULPA877A | 1.8V Low-Power Wide-Range Frequency Clock Driver |
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| ICS97ULPA877AK-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
| ICS97ULPA877LF-T | 1.8V Low-Power Wide-Range Frequency Clock Driver |
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參數(shù)描述 |
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