參數(shù)資料
型號(hào): ICS97U877AHLF
英文描述: 1.8V Wide Range Frequency Clock Driver
中文描述: 1.8V的寬量程頻率時(shí)鐘驅(qū)動(dòng)器
文件頁數(shù): 6/13頁
文件大?。?/td> 229K
代理商: ICS97U877AHLF
6
ICS97U877AHLF/AKLF
Advance Information
0792—12/18/03
Notes:
1.
2.
Switching characteristics guaranteed for application frequency range.
Static phase offset shifted by design.
Timing Requirements
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Max clock frequency
freq
op
Application Frequency
Range
Input clock duty cycle
d
tin
CONDITIONS
MIN
95
MAX
370
UNITS
MHz
1.8V+0.1V @ 25°C
freq
App
1.8V+0.1V @ 25°C
160
350
MHz
40
60
%
CLK stabilization
T
STAB
15
μs
Switching Characteristics
1
T
A
= 0 - 70°C Supply Voltage AVDD, VDDQ = 1.8 V +/- 0.1V (unless otherwise stated)
PARAMETER
SYMBOL
Output enable time
t
en
Output disable time
t
dis
Period jitter
t
jit (per)
Half-period jitter
t
jit(hper)
CONDITION
MIN
TYP
4.73
5.82
MAX
8
8
30
60
4
UNITS
ns
ns
ps
ps
v/ns
v/ns
v/ns
ps
ps
ps
ps
ps
kHz
OE to any output
OE to any output
-30
-60
1
0.5
1.5
0
0
-20
-50
Input Clock
Output Enable (OE), (OS)
2.5
Output clock slew rate
SLr1(o)
t
jit(cc+)
t
jit(cc-)
t
( )dyn
t
SPO2
t
skew
2.5
3
40
-40
20
50
40
33
Dynamic Phase Offset
Static Phase Offset
Output to Output Skew
SSC modulation frequency
SSC clock input frequency
deviation
PLL Loop bandwidth (-3 dB
from unity gain)
0
30.00
0.00
-0.50
%
2.0
MHz
Cycle-to-cycle period jitter
Input slew rate
SLr1(i)
相關(guān)PDF資料
PDF描述
ICS97U877AKLF 1.8V Wide Range Frequency Clock Driver
ICS97U877yH-T 1.8V Wide Range Frequency Clock Driver
ICS97U877 1.8V Wide Range Frequency Clock Driver
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參數(shù)描述
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ICS97U877AKLFT 功能描述:IC CLK DVR PLL 1:10 40VFQFN RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 時(shí)鐘發(fā)生器,PLL,頻率合成器 系列:- 標(biāo)準(zhǔn)包裝:2,000 系列:- 類型:PLL 時(shí)鐘發(fā)生器 PLL:帶旁路 輸入:LVCMOS,LVPECL 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:2:11 差分 - 輸入:輸出:是/無 頻率 - 最大:240MHz 除法器/乘法器:是/無 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:32-LQFP 供應(yīng)商設(shè)備封裝:32-TQFP(7x7) 包裝:帶卷 (TR)