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參數(shù)資料
| 型號(hào)： | ICS95V842yFILF-T |
| 英文描述： | DDR Phase Lock Loop Clock Driver (60MHz - 220MHz) |
| 中文描述： | 復(fù)員鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器（60MHz時(shí)- 220MHz） |
| 文件頁(yè)數(shù)： | 2/9頁(yè) |
| 文件大?。?/td> | 103K |
| 代理商： | ICS95V842YFILF-T |
2
ICS95V842I
1234A—06/13/06
Pin Descriptions
PIN #
1
2
3
4
5
6
7
8
PIN NAME
VDD2.5
DDRT0
DDRC0
GND
CLK_INT
CLK_INC
AVDD
AGND
PIN TYPE
PWR
OUT
OUT
PWR
IN
IN
PWR
PWR
DESCRIPTION
Power supply, nominal 2.5V
"True" Clock of differential pair output.
"Complementary" Clock of differential pair output.
Ground pin.
"True" reference clock input.
"Complementary" reference clock input.
3.3V Analog Power pin for Core PLL
Analog Ground pin for Core PLL
9
FB_OUTC
OUT
Complement single-ended feedback output, dedicated external
feedback. It switches at the same frequency as other DDR outputs.
10
FB_OUTT
OUT
True single-ended feedback output, dedicated external feedback. It
switches at the same frequency as other DDR outputs.
11
FB_INT
IN
True single-ended feedback input, provides feedback signal to internal
PLL for synchronization with CLK_INT to eliminate phase error.
12
FB_INC
IN
Complement single-ended feedback input, provides feedback signal to
internal PLL for synchronization with CLK_INT to eliminate phase
error.
Power supply, nominal 2.5V
"True" Clock of differential pair output.
"Complementary" Clock of differential pair output.
Ground pin.
13
14
15
16
VDD2.5
DDRT1
DDRC1
GND
PWR
OUT
OUT
PWR
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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