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參數(shù)資料
| 型號： | ICS93718 |
| 英文描述： | 18-Bit Universal Bus Transceivers With 3-State Outputs 56-SSOP -40 to 85 |
| 中文描述： | DDR和SDRAM緩沖區(qū) |
| 文件頁數(shù)： | 6/8頁 |
| 文件大?。?/td> | 104K |
| 代理商： | ICS93718 |
6
ICS93718
0434D—10/10/03
Switching Waveforms
Duty Cycle Timing
SDRAM Buffer LH and HL Propagation Delay
INPUT
1.5V
1.5V
1.5V
1.5V
OUTPUT
t
6
t
7
t
1
t
2
1.5V
1.5V
1.5V
Switching Characteristics
DDR_Mode (SEL_DDR = 1), VDD = 2.5±5%
PARAMETER
Operating Frequency
Input clock duty cycle
Output to Output Skew
SYMBOL
CONDITION
MIN
66
40
TYP
133
50
80
49
50
MAX
200
60
100
52
53
UNITS
MHz
%
ps
%
%
d
tin
T
skew
D
C2
Output crossover skew DDR[0:11]
66MHz to 100MHz, w/loads
101MHz to 167MHz, w/loads
Measured between 20% and 80%
output, w/loads
48
47
Rise Time, Fall Time (DDR
Outputs)
trd, tfd
500
600
700
ps
Switching Characteristics
SD_Mode (SEL_DDR = 0), VDD = 3.3±5%
PARAMETER
Operating Frequency
Input clock duty cycle
Output to Output Skew
Duty cycle
Rise Time, Fall Time
(SDRAM Outputs)
SDRAM Buffer LH Prop.
Delay
1
SDRAM Bufer HL Prop.
Delay
1
Notes:
1. Refers to transition on non-inverting output.
2. While the pulse skew is almost constant over frequency, the duty cycle error increases at
higher frequencies. This is due to the formula: duty cycle=t2/t1, were the cycle (t1) decreases
as the frequency goes up.
SYMBOL
CONDITION
MIN
66
40
TYP
133
50
150
54
MAX
200
60
UNITS
MHz
%
ps
%
d
tin
T
skew
D
C
V
T
= 1.50V
66MHz to 200MHz
V
OL
= 0.4V, V
OH
= 2.4V, w/loads
2
trs, tfs
0.5
1.5
1.7
ns
t
PLH
Input edge greater than 1V/ns
2
2.5
ns
t
PHL
Input edge greater than 1V/ns
1.9
2.5
ns
Duty cycle
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