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參數(shù)資料
| 型號： | ICS87974CYILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 16/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GEN 1-15 PLL 52-LQFP |
| 標準包裝： | 500 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:14 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 125MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 52-LQFP |
| 供應商設備封裝： | 52-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 87974CYILFT |
87974CYI
www.idt.com
REV. E JULY 26, 2010
9
ICS87974I
LOW SKEW, 1-TO-15,
LVCMOS/LVTTL CLOCK GENERATOR
As in any high speed analog circuitry, the power supply
pins are vulnerable to random noise. The ICS87974I
provides separate power supplies to isolate any high
switching noise from the outputs to the internal PLL. V
DD,
V
DDA, and VDDOx should be individually connected to the
power supply plane through vias, and bypass capacitors
should be used for each pin. To achieve optimum jitter
performance, power supply isolation is required.
Figure 1
illustrates how a 10
Ω resistor along with a 10μF and a .01μF
bypass capacitor should be connected to each V
DDA pin.
The 10
Ω resistor can also be replaced by a ferrite bead.
POWER SUPPLY FILTERING TECHNIQUES
FIGURE 1. POWER SUPPLY FILTERING
10
Ω
V
DDA
10
μF
.01
μF
3.3V
.01
μF
V
DD
APPLICATION INFORMATION
INPUTS:
CLK INPUT:
For applications not requiring the use of a clock input, it can
be left floating. Though not required, but for additional
protection, a 1k
Ω resistor can be tied from the CLK input to
ground.
LVCMOS CONTROL PINS:
All control pins have internal pull-ups or pull-downs; additional
resistance is not required but can be added for additional
protection. A 1k
Ω resistor can be used.
RECOMMENDATIONS FOR UNUSED INPUT AND OUTPUT PINS
OUTPUTS:
LVCMOS OUTPUT:
All unused LVCMOS output can be left floating. We
recommend that there is no trace attached.
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PDF描述 |
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