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參數(shù)資料
| 型號： | ICS87973DYILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK MULT/ZD BUFFER 52-LQFP |
| 標準包裝： | 500 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘倍頻器，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:12 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 125MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 52-LQFP |
| 供應商設備封裝： | 52-TQFP（10x10） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 87973DYILFT |
87973DYI
www.idt.com
REV. D AUGUST 11, 2010
1
ICS87973I
LOW SKEW, 1-TO-12
LVCMOS / LVTTL CLOCK MULTIPLIER/ZERO DELAY BUFFER
PIN ASSIGNMENT
GDESCRIPTION
The ICS87973I is a LVCMOS/LVTTL clock generator .
The ICS87973I has three selectable inputs and provides
fourteen LVCMOS/LVTTL outputs.
The ICS87973I is a highly flexible device. The three selectable
inputs (1 differential and 2 single ended inputs) are often used
in systems requiring redundant clock sources. Up to three
different output frequencies can be generated among the
three output banks.
The three output banks and feedback output each have their
own output dividers which allows the device to generate a
multitude of different bank frequency ratios and output-to-input
frequency ratios. In addition, 2 outputs in Bank C (QC2, QC3)
can be selected to be inverting or non-inverting. The output
frequency range is 8.33MHz to125MHz. The input frequency
range is 5MHz to 120MHz.
The ICS87973I also has a QSYNC output which can by used
for system synchronization purposes. It monitors Bank A and
Bank C outputs and goes low one period prior to coincident
rising edges of Bank A and Bank C clocks. QSYNC then goes
high again when the coincident rising edges of Bank A and
Bank C occur. This feature is used primarily in applications where
Bank A and Bank C are running at different frequencies, and is
particularly useful when they are running at non-integer
multiples of one another.
Example Applications:
1.
System Clock generator: Use a 16.66MHz reference
clock to generate eight 33.33MHz copies for PCI and
four 100MHz copies for the CPU or PCI-X.
2.
Line Card Multiplier: Multiply differential 62.5MHz from
a back plane to single-ended 125MHz for the line Card
ASICs and Gigabit Ethernet Serdes.
3.
Zero Delay buffer for Synchronous memory: Fan out
up to twelve 100MHz copies from a memory controller
reference clock to the memory chips on a memory module
with zero delay.
FEATURES
Fully integrated PLL
Fourteen LVCMOS/LVTTL outputs; twelve clock outputs,
one feedback, one sync
Selectable LVCMOS/LVTTL or differential CLK, nCLK inputs
CLK0, CLK1 can accept the following input levels:
LVCMOS or LVTTL
CLK, nCLK pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL
Output frequency range: 8.33MHz to 125MHz
VCO range: 200MHz to 480MHz
Output skew: 550ps (maximum)
Cycle-to-cycle jitter: ±100ps (typical)
Full 3.3V supply voltage
-40°C to 85°C ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
Compatible with PowerPC and Pentium Microprocessors
FSEL_FB0
V
DD
QFB
GNDO
EXT_FB
QB3
V
DDO
QB2
GNDO
QB1
V
DDO
QB0
GNDO
40
41
42
43
44
45
46
47
48
49
50
51
52
1
2
3
4
5 6
7
8
9 10 11 12 13
26
25
24
23
22
21
20
19
18
17
16
15
14
39 38 37 36 35 34 33 32 31 30 29 28 27
FSEL_B1
FSEL_B0
FSEL_A1
FSEL_A0
QA3
VDDO
QA2
GNDO
QA1
VDDO
QA0
GNDO
VCO_SEL
FSEL_FB1
QSYNC
GNDO
QC0
VDDO
QC1
FSEL_C0
FSEL_C1
QC2
VDDO
QC3
GNDO
INV_CLK
V
DDA
nCLK
CLK
CLK1
CLK0
CLK_SEL
REF_SEL
PLL_SEL
FSEL_FB2
FRZ_DATA
FRZ_CLK
nMR/OE
GNDI
52-Lead LQFP
10mm x 10mm x 1.4mm package body
Y package
Top View
ICS87973I
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PDF描述 |
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