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參數(shù)資料
| 型號(hào)： | ICS87002AG-02LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/16頁 |
| 文件大小： | 0K |
| 描述： | IC CLK GENERATOR ZD 1:2 20-TSSOP |
| 標(biāo)準(zhǔn)包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 時(shí)鐘發(fā)生器，扇出配送，多路復(fù)用器，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，HSTL，LVDS，LVPECL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1250 (CN2011-ZH PDF) |
| 其它名稱： | 800-1191 800-1191-5 800-1191-ND 87002AG-02LF |
ICS87002AG-02 REVISION C AUGUST 9, 2010
7
2010 Integrated Device Technology, Inc.
ICS87002-02 Data Sheet
1:2, DIFFERENTIAL-TO-LVCMOS/LVTTL ZERO DELAY CLOCK GENERATOR
AC Electrical Characteristics
Table 5A. AC Characteristics, VDD = VDDA = VDDO = 3.3V ± 5%, TA = 0°C to 70°C
NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is
mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions.
NOTE 1: Measured from the differential input crossing point to the output at VDDO/2.
NOTE 2: Defined as the time difference between the input reference clock and the average feedback input signal, when the PLL is locked and
the input reference frequency is stable.
NOTE 3: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 4: This parameter is defined in accordance with JEDEC Standard 65.
Table 5B. AC Characteristics, VDD = VDDA = VDDO = 2.5V ± 5%, TA = 0°C to 70°C
NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is
mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions.
NOTE 1: Measured from the differential input crossing point to the output at VDDO/2.
NOTE 2: Defined as the time difference between the input reference clock and the average feedback input signal, when the PLL is locked and
the input reference frequency is stable.
NOTE 3: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDDO/2.
NOTE 4: This parameter is defined in accordance with JEDEC Standard 65.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
fMAX
Output Frequency
15.625
250
MHz
tPD
Propagation Delay; NOTE 1
PLL_SEL = 0V, f
≤ 250MHz,
Qx ÷ 2
4.8
5.8
ns
t()
Static Phase Offset; NOTE 2, 4
PLL_SEL = 3.3V,
fREF ≤ 167MHz, Qx ÷ 1
-160
-10
140
ps
tsk(o)
Output Skew; NOTE 3, 4
PLL_SEL = 0V
40
ps
tjit(cc)
Cycle-to-Cycle Jitter; NOTE 4
fOUT > 40MHz
45
ps
tL
PLL Lock Time
1ms
tR / tF
Output Rise/Fall Time
20% to 80%
400
800
ps
odc
Output Duty Cycle
40
60
%
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
fMAX
Output Frequency
15.625
250
MHz
tPD
Propagation Delay; NOTE 1
PLL_SEL = 0V, f
≤ 250MHz,
Qx ÷ 2
4.9
6.7
ns
t()
Static Phase Offset; NOTE 2, 4
PLL_SEL = 2.5V,
fREF ≤ 167MHz, Qx ÷ 1
-240
-65
110
ps
tsk(o)
Output Skew; NOTE 3, 4
PLL_SEL = 0V
35
ps
tjit(cc)
Cycle-to-Cycle Jitter; NOTE 4
fOUT > 40MHz
45
ps
tL
PLL Lock Time
1ms
tR / tF
Output Rise/Fall Time
20% to 80%
400
700
ps
odc
Output Duty Cycle
44
56
%
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