參數(shù)資料
型號： ICS8543BGILFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 12/18頁
文件大小： 0K
描述： IC CLOCK BUFFER MUX 2:4 20-TSSOP
標準包裝： 2,500
系列： HiPerClockS™
類型： 扇出緩沖器（分配），多路復用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:4
差分 - 輸入:輸出： 是/是
輸入： CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
頻率 - 最大： 650MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
供應商設備封裝： 20-TSSOP
包裝： 帶卷 (TR)
其它名稱： 8543BGILFT
ICS8543 Data Sheet
LOW SKEW, 1-to-4, DIFFERENTIAL-TO-LVDS FANOUT BUFFER
ICS8543BG REVISION E DECEMBER 17, 2010
3
2010 Integrated Device Technology, Inc.
Function Tables
Table 3A. Control Input Function Table
After CLK_EN switches, the clock outputs are disabled or enabled following a rising and falling input clock edge as shown in Figure 1.
In the active mode, the state of the outputs are a function of the CLK/nCLK and PCLK/nPCLK inputs as described in Table 3B.
Figure 1. CLK_EN Timing Diagram
Table 3B. Clock Input Function Table
NOTE 1: Please refer to the Application Information section, Wiring the Differential Input to Accept Single-Ended Levels.
Inputs
Outputs
OE
CLK_EN
CLK_SEL
Selected Source
Q[0:3]
nQ[0:3]
0
X
Hi-Z
1
0
CLK, nCLK
Disabled; Low
Disabled; High
1
0
1
PCLK, nPCLK
Disabled; Low
Disabled; High
1
0
CLK, nCLK
Enabled
1
PCLK, nPCLK
Enabled
Inputs
Outputs
Input to Output Mode
Polarity
CLK or PCLK
nCLK or nPCLK
Q[0:3]
nQ[0:3]
0
1
LOW
HIGH
Differential to Differential
Non-Inverting
1
0
HIGH
LOW
Differential to Differential
Non-Inverting
0
Biased; NOTE 1
LOW
HIGH
Single-Ended to Differential
Non-Inverting
1
Biased; NOTE 1
HIGH
LOW
Single-Ended to Differential
Non-Inverting
Biased; NOTE 1
0
HIGH
LOW
Single-Ended to Differential
Inverting
Biased; NOTE 1
1
LOW
HIGH
Single-Ended to Differential
Inverting
Enabled
Disabled
CLK_EN
CLK, PCLK
nCLK, nPCLK
Q0:Q3
nQ0:nQ3
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PDF描述
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參數(shù)描述
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