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參數資料
| 型號： | ICS8533AGI-01LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 1/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 20-TSSOP |
| 標準包裝： | 74 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVPECL |
| 頻率 - 最大： | 650MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | 8533AGI-01LF ICS8533AGI-01LF-ND |
8533AGI-01
1
REV. A DECEMBER 6, 2007
ICS8533I-01
LOW SKEW, 1-TO-4
DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS8533I-01
20-Lead TSSOP
6.5mm x 4.4mm x 0.92mm package body
G Package
Top View
VEE
CLK_EN
CLK_SEL
CLK
nCLK
PCLK
nPCLK
nc
VCC
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
VCC
Q1
nQ1
Q2
nQ2
VCC
Q3
nQ3
CLK
nCLK
PCLK
nPCLK
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
0
1
CLK_EN
CLK_SEL
D
Q
LE
GENERAL DESCRIPTION
The ICS8533I-01 is a low skew, high perfor-
mance 1-to-4 Differential-to-3.3V LVPECL
Fanout Buffer and a member of the HiPerClockS
family of High Performance Clock Solutions from
IDT. The ICS8533I-01 has two selectable clock
inputs. The CLK, nCLK pair can accept most standard dif-
ferential input levels. The PCLK, nPCLK pair can accept
LVPECL, CML, or SSTL input levels. The clock enable is
internally synchronized to eliminate runt pulses on the out-
puts during asynchronous assertion/deassertion of the clock
enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS8533I-01 ideal for those applications demand-
ing well defined performance and repeatability.
FEATURES
Four differential 3.3V LVPECL outputs
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 650MHz
Translates any single-ended input signal to 3.3V
LVPECL levels with resistor bias on nCLK input
Output skew: 30ps (maximum)
Part-to-part skew: 150ps (maximum)
Propagation delay: 1.5ns (maximum), CLK/nCLK
Additive phase jitter, RMS: 0.060ps (typical)
3.3V operating supply
-40°C to 85°C ambient operating temperature
Available in both standard (RoHS5) and lead-free (RoHS 6)
packages
HiPerClockS
ICS
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PDF描述 |
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