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參數資料
| 型號： | ICS85310AYI-11LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 12/18頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:10 32-LQFP |
| 標準包裝： | 1,000 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:10 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | ECL，LVPECL |
| 頻率 - 最大： | 700MHz |
| 電源電壓： | 2.375 V ~ 3.8 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 85310AYI-11LFT |
ICS85310AYI-11 REVISION F JUNE 9, 2010
3
2010 Integrated Device Technology, Inc.
ICS85310I-11 Data Sheet
LOW SKEW, 1-TO-10 DIFFERENTIAL-TO-3.3V, 2.5V LVPECL/ECL FANOUT BUFFER
Function Tables
Table 3A. Control Input Function Table
After CLK_EN switches, the clock outputs are disabled or enabled following a rising and falling input clock edge as shown in Figure 1.
In the active mode, the state of the outputs are a function of the CLK0, nCLK0 and CLK1, nCLK1 input as described in Table 3B.
Figure 1. CLK_EN Timing Diagram
Table 3B. Clock Input Function Table
NOTE 1: Please refer to the Applications Information, Wiring the Differential Input to Accept Single-ended Levels.
Inputs
Outputs
CLK_EN
Selected Source
Q[0:9]
nQ[0:9]
0
CLK0, nCLK0
Disabled; LOW
Disabled; HIGH
1
CLK1, nCLK1
Enabled
Inputs
Outputs
Input to Output Mode
Polarity
CLK0 or CLK1
nCLK0 or nCLK1
Q[0:9]
nQ[0:9]
0
1
LOW
HIGH
Differential to Differential
Non-Inverting
1
0
HIGH
LOW
Differential to Differential
Non-Inverting
0
Biased; NOTE 1
LOW
HIGH
Single-ended to Differential
Non-Inverting
1
Biased; NOTE 1
HIGH
LOW
Single-ended to Differential
Non-Inverting
Biased; NOTE 1
0
HIGH
LOW
Single-ended to Differential
Inverting
Biased; NOTE 1
1
LOW
HIGH
Single-ended to Differential
Inverting
Enabled
Disabled
CLK[0:1]
nCLK[0:1]
CLK_EN
nQ[0:9]
Q[0:9]
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