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參數(shù)資料
| 型號： | ICS843002AKI-40 |
| 英文描述： | 175MHZ, FEMTOCLOCKS-TM VCXO BASED SONET/SDH JITTER ATTENUATOR |
| 中文描述： | 175MHz時，F(xiàn)EMTOCLOCKS，商標VCXO的基于SONET / SDH的抖動衰減器 |
| 文件頁數(shù)： | 14/21頁 |
| 文件大小： | 277K |
| 代理商： | ICS843002AKI-40 |
843002AKI-40
www.icst.com/products/hiperclocks.html
REV. A JUNE 22, 2005
14
Integrated
Circuit
Systems, Inc.
ICS843002I-40
175MH
Z
, F
EMTO
C
LOCKS
VCXO B
ASED
SONET/SDH J
ITTER
A
TTENUATOR
PRELIMINARY
V
CC
- 2V
50
Ω
50
Ω
RTT
Z
o
= 50
Ω
Z
o
= 50
Ω
FOUT
FIN
RTT =
Z
o
1
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
3.3V
125
Ω
125
Ω
84
Ω
84
Ω
Z
o
= 50
Ω
Z
o
= 50
Ω
FOUT
FIN
The clock layout topology shown below is a typical termina-
tion for LVPECL outputs. The two different layouts mentioned
are recommended only as guidelines.
FOUT and nFOUT are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, terminat-
ing resistors (DC current path to ground) or current sources
must be used for functionality. These outputs are designed to
F
IGURE
4B. LVPECL O
UTPUT
T
ERMINATION
F
IGURE
4A. LVPECL O
UTPUT
T
ERMINATION
drive 50
Ω
transmission lines. Matched impedance techniques
should be used to maximize operating frequency and minimize
signal distortion. Figures 4A and 4Bshow two different layouts
which are recommended only as guidelines. Other suitable clock
layouts may exist and it would be recommended that the board
designers simulate to guarantee compatibility across all printed
circuit and clock component process variations.
T
ERMINATION
FOR
3.3V LVPECL O
UTPUTS
相關PDF資料 |
PDF描述 |
|---|---|
| ICS843002AKI-40T | 175MHZ, FEMTOCLOCKS-TM VCXO BASED SONET/SDH JITTER ATTENUATOR |
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| ICS843002AKI-41 | 700MHz, FEMTOCLOCKS-TM VCXO BASED SONET/SDH JITTER ATTENUATOR |
| ICS843002AKI-41T | 700MHz, FEMTOCLOCKS-TM VCXO BASED SONET/SDH JITTER ATTENUATOR |
| ICS843002I-41 | 700MHz, FEMTOCLOCKS-TM VCXO BASED SONET/SDH JITTER ATTENUATOR |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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