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參數(shù)資料
| 型號： | ICS8427DY-02T |
| 英文描述： | 500MHZ, LOW JITTER LVCMOS/CRYSTAL-TO-LVHSTL FREQUENCY SYNTHESIZER |
| 中文描述： | 500MHz的低抖動的LVCMOS /水晶到LVHSTL頻率合成器 |
| 文件頁數(shù)： | 3/21頁 |
| 文件大?。?/td> | 258K |
| 代理商： | ICS8427DY-02T |
8427DY-02
www.icst.com/products/hiperclocks.html
REV. A FEBRUARY 17, 2006
3
Integrated
Circuit
Systems, Inc.
ICS8427-02
500MH
Z
, L
OW
J
ITTER
LVCMOS/C
RYSTAL
-
TO
-LVHSTL F
REQUENCY
S
YNTHESIZER
t
S
t
H
t
S
T1 T0 N2 N1 N0 M8 M7 M6 M5 M4 M3 M2 M1 M0 SSC
T1 T0 N2 N1 N0 M8 M7 M6 M5 M4 M3 M2 M1 M0 SSC
Time
M
AND
N D
IVIDERS
, SSC
AND
T
EST
M
ODE
C
ONTROL
B
ITS
1
T
0
T
2
N
1
N
0
N
8
M
7
M
6
M
5
M
4
M
3
M
2
M
1
M
0
M
C
S
S
Test Mode
Control Register
N Divider
M Divider
SSC Control
Register
S_DATA
TEST Output
T1:T0 = 01
Shift Register
Data transfer from shift register
to M and N dividers and SSC and
Test Control Bits on a low-to-high
transition of S_LOAD.
1
T
0
T
2
N
1
N
0
N
8
M
7
M
6
M
5
M
4
M
3
M
2
M
1
M
0
M
C
S
S
ICS8427-02 S
HIFT
R
EGISTER
O
PERATION
– R
EAD
B
ACK
C
APABILITY
1. Device powers up by default in Test Mode 01.
The Test Output in this case is wired to the shift register.
2. Shift in serial data stream and latch into M, N, T1, T0 and SSC Control Bits.
Shift in T1:T0=00, so that the TEST Output will be turned off after the bits are shifted in and latched.
Data transferred to M, N dividers, TEST and SSC Control Bits.
Changes to M, N, SSC and TEST mode bits take affect at this time.
Data latched into M, N Dividers, TEST and SSC control bits.
TEST Output
S_CLOCK
S_DATA
S_LOAD
相關PDF資料 |
PDF描述 |
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