參數(shù)資料
型號(hào)： ICS813078BYILF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 20/26頁(yè)
文件大?。?/td> 0K
描述： IC VCXO PLL WIRELESS 64TQFP
標(biāo)準(zhǔn)包裝： 160
系列： HiPerClockS™, FemtoClock™
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配），抖動(dòng)衰減器，多路復(fù)用器
PLL： 是
主要目的： 無(wú)線基礎(chǔ)架構(gòu)應(yīng)用
輸入： LVDS，LVHSTL，LVPECL，晶體
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 3:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 614.4MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 64-TQFP-EP（10x10）
包裝： 托盤
ICS813078I
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
3
ICS813078BYI REV. A OCTOBER 6, 2008
Table 1. Pin Descriptions
Number
Name
Type
Description
1LF1
Analog
Input
Input from external loop filter. VCXO control voltage input.
2LF0
Analog
Output
Output to external loop filter. Charge pump output.
3
ISET
Analog
Charge pump current-settings pin.
4, 25, 26,
47, 48, 49
nc
Unused
No connect.
5
FLM
Input
Pulldown
VCXO-PLL fast lock mode. See Table 3H. LVCMOS/LVTTL interface levels.
6, 7, 37, 61
VCC
Power
Power supply pins for LVPECL outputs.
8
CLK1
Input
Pulldown
Single-ended reference clock input. LVCMOS/LVTTL interface levels.
9
REF_SEL
Input
Pulldown
Selects the input reference clock. See Table 3F.
LVCMOS/LVTTL interface levels.
10
nMR
Input
Pullup
Master reset. See Table 3I. LVCMOS/LVTTL interface levels.
11
CLK0
Input
Pulldown
Non-inverting differential clock input.
12
nCLK0
Input
Pullup/
Pulldown
Inverting differential clock input.
13, 36, 43,
50, 54, 58, 64
VEE
Power
Negative supply pins.
14. 15
NA1, NA0
Input
Pulldown
Femto-PLL output-divider for QAn/nQAn outputs. See Table 3B.
LVCMOS/LVTTL interface levels.
16, 17
NB1, NB0
Input
Pulldown
Femto-PLL output-divider for QBn/nQBn outputs. See Table 3C.
LVCMOS/LVTTL interface levels.
18, 19
NC1, NC0
Input
Pulldown
Femto-PLL output-divider for QCn outputs. See Table 3D.
LVCMOS/LVTTL interface levels.
20, 21, 22
R2, R1, R0
Input
Pulldown
VCXO-PLL pre-divider and VCXO multiplier selection. See Table 3A.
LVCMOS/LVTTL interface levels.
23,
24
BYPASS1,
BYPASS0
Input
Pullup
PLL mode selections. See Table 3G. LVCMOS/LVTTL interface levels.
27
VCCA
Power
Analog supply pin.
28
nSTOPA
Input
Pullup
Output clock stop for Bank A. See Table 3J. LVCMOS/LVTTL interface levels.
29
nSTOPB
Input
Pullup
Output clock stop for Bank B. See Table 3K. LVCMOS/LVTTL interface levels.
30
nSTOPC
Input
Pullup
Output clock stop for Bank C. See Table 3L. LVCMOS/LVTTL interface levels.
31, 32
QB1, nQB1
Output
Bank B output pair. LVPECL interface levels.
33, 40, 46
VCCO
Power
Output supply pins for LVPECL outputs.
34, 35
QB0, nQB0
Output
Bank B output pair. LVPECL interface levels.
38, 39
QA2, nQA2
Output
Differential Bank A output pair. LVPECL interface levels.
41, 42
QA1, nQA1
Output
Differential Bank A output pair. LVPECL interface levels.
44, 45
QA0, nQA0
Output
Differential Bank A output pair. LVPECL interface levels.
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