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參數(shù)資料
| 型號： | ICS672M-02 |
| 英文描述： | QuadraClock⑩ Quadrature Delay Buffer |
| 中文描述： | QuadraClock⑩正交延遲緩沖器 |
| 文件頁數(shù)： | 2/5頁 |
| 文件大?。?/td> | 73K |
| 代理商： | ICS672M-02 |
ICS672-01/02
QuadraClock Quadrature Delay Buffer
MDS 672-01/02 C
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126 (408) 295-9800 tel www.icst.com
2
Revision 112200
Pin Descriptions
Number
1
2
3
4
5
6, 7, 12
8
9
10
11, 13
14
15
16
Key: I = Input; O = output; P = power supply connection.
Pin Assignment
ICS672-01/02
External Components
The ICS672-01/01 requires a minimum number of external components for proper operation. Decoupling
capacitors of 0.01μF should be connected between VDD and GND on pins 11 and 12, VDD and GND
on pins 13 and 12, and VDDIO and GND on pins 5 and 6, as close to the device as possible. A series
termination resistor of 33
may be used close to each clock output pin to reduce reflections.
16
15
14
13
12
11
10
9
16 pin narrow (150 mil) SOIC
1
2
3
4
5
6
7
8
CLK90
CLK180
VDDIO
GND
GND
FBIN
FBCLK
CLK0
ICLK
CLK270
S0
VDD
GND
VDD
S2
S1
Name
ICLK
CLK90
CLK180
CLK270
VDDIO
GND
S0
S1
S2
VDD
CLK0
FBCLK
FBIN
Type
I
O
O
O
P
P
I
I
I
P
O
O
I
Description
Clock Input.
Clock Output (90° delayed from CLK0).
Clock Output (180° delayed from CLK0).
Clock Output (270° delayed from CLK0).
Supply voltage for input and output clocks. Must not exceed VDD.
Connect to ground.
Select input 0. See table above.
Select input 1. See table above.
Select input 2. See table above.
Connect to +3.3 V or +5.0 V.
Clock Output phase aligned to ICLK.
Feedback Clock Output (0° phase shift from CLK0).
Feedback Clock Input. In normal operation, connect to FBCLK
S2
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
Output Clocks
Power Down + Tri State
x1
x2
x3
x4
x5
x6
x0.5
Output Clock Mode Select Table
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS672M-02I | QuadraClock⑩ Quadrature Delay Buffer |
| ICS672M-02IT | QuadraClock⑩ Quadrature Delay Buffer |
| ICS672M-02T | QuadraClock⑩ Quadrature Delay Buffer |
| ICS672-01 | QuadraClock⑩ Quadrature Delay Buffer |
| ICS673M-01 | PLL Building Block |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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