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參數(shù)資料
| 型號： | ICS672-01 |
| 英文描述： | QuadraClock⑩ Quadrature Delay Buffer |
| 中文描述： | QuadraClock⑩正交延遲緩沖器 |
| 文件頁數(shù)： | 3/5頁 |
| 文件大小： | 73K |
| 代理商： | ICS672-01 |
ICS672-01/02
QuadraClock Quadrature Delay Buffer
MDS 672-01/02 C
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126 (408) 295-9800 tel www.icst.com
3
Revision 112200
Operation and Applications
The ICS672-01/02 each provide a total of five output clocks with multiple phase shifts relative to the input
clock (ICLK). Phase shifts of 0° (CLK0), 90° (CLK90), 180° (CLK180), and 270° (CLK270) are provided,
plus one feedback clock (FBCLK). All output clocks will be a multiple of the input clock, as determined by
the table on page 2. Refer to the illustrations in Figure 1 and Figure 2.
FBCLK is connected to the feedback input (FBIN) to provide a zero delay through the ICS672-01/02.
FBCLK has a 0° phase shift from ICLK.
Figure 1. Phase alignment of input and output clocks. (x1 multiplier)
CLK90
CLK180
CLK0,
FBCLK
CLK270
ICLK
Figure 2. Phase alignment of input and output clocks. (x2 multiplier)
CLK90
CLK180
CLK0,
FBCLK
CLK270
ICLK
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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