參數(shù)資料
型號: ICS671M-02ILF
元件分類: 時(shí)鐘及定時(shí)
英文描述: PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16
封裝: 0.150 INCH, SOIC-16
文件頁數(shù): 1/4頁
文件大?。?/td> 63K
代理商: ICS671M-02ILF
ICS671-02
3.3 Volt Zero Delay, Low Skew Buffer
MDS 671-02
1
Revision 111400
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126 (408) 295-9800 tel www.icst.com
ADVANCE INFORMATION
Block Diagram
Description
Features
The ICS671-02 is a low phase noise, high speed
PLL based, 8 output, low skew zero delay buffer.
Based on ICS’s proprietary low jitter Phase Locked
Loop (PLL) techniques, the device provides eight
low skew outputs at speeds up to 160 MHz at
3.3 V. The outputs can be generated from the PLL
(for zero delay), or directly from the input (for
testing), and can be set to tri-state mode or to stop
at a low level. For normal operation as a zero
delay buffer, any output clock is tied to the FBIN
pin.
ICS manufactures the largest variety of clock
generators and buffers, and is the largest clock
supplier in the world.
Packaged in 16 pin narrow SOIC
Clock outputs from 19 to 200 MHz
Zero input-output delay
Eight low-skew (<200 ps) outputs
Device-to-device skew <700 ps
Low jitter (<200 ps)
Full CMOS outputs with 25 mA output drive
capability at TTL levels
5 V tolerant FBIN and CLKIN pins
Tri-state mode for board-level testing
Advanced, low power, sub-micron CMOS process
3.3 V operating voltage
Industrial temperature range of -40 to 85 °C
Clock
Synthesis
PLL
CLKA1
FBIN
CLKA2
S2, S1
2
CLKA3
CLKA4
CLKB1
CLKB2
CLKB3
CLKB4
Control
Logic
CLKIN
Feedback is shown from CLKB4 for illustration, but may come
from any output.
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PDF描述
ICS671M-02IT PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16
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ICS674R-01I SPECIALTY LOGIC CIRCUIT, PDSO28
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參數(shù)描述
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ICS671M-06I 制造商:ICS 制造商全稱:ICS 功能描述:3.3 VOLT ZERO DELAY, LOW SKEW BUFFER