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參數(shù)資料
| 型號： | ICS650R-27ILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/7頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SOURCE NETWORK 20-SSOP |
| 標(biāo)準(zhǔn)包裝： | 55 |
| 類型： | 時鐘/頻率合成器 |
| PLL： | 是 |
| 輸入： | 時鐘，晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:7 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 133.33MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-QSOP |
| 包裝： | 管件 |
| 其它名稱： | 650R-27ILF |
ICS650-27
NETWORKING CLOCK SOURCE
CLOCK SYNTHESIZER
IDT / ICS NETWORKING CLOCK SOURCE
2
ICS650-27
REV F 051310
Pin Assignment
Pin Descriptions
13
4
12
5
11
ASC1
8
9
10
VDD
CLKC2
CLKA2
CCS
CLKB2
DC
17
16
CLKB1
3
X1/ICLK
VDD
CLKA1
18
REFOUT
1
ASC0
X2
BCS0
20
BCS1
19
14
2
7
GND
CLKC1
OE
GND
15
6
20-pin (150 mil) SSOP
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
ACS0
Input
A clock select 0. Selects outputs on CLKA1 and CLKA2 per table on page 3.
2
X2
Input
Crystal connection. Connect to a fundamental crystal or leave unconnected for a clock
input.
3
X1/ICLK
Input
Crystal connection. Connect to a fundamental crystal or clock input.
4
VDD
Power
Connect to +3.3 V or 5 V. Must be the same as pin 16.
5
ACS1
Input
A clock select 1. Selects outputs on CLKA1 and CLKA2 per table on page 3. Internal
pull-up.
6
GND
Power
Connect to ground.
7
CLKC1
Output
Output Clock C1. Depends on setting of CCS per table on page 3.
8
CLKC2
Output
Output Clock C2. Depends on setting of CCS per table on page 3. Same as CLKC1.
9
CLKB2
Output
Output Clock B2. Depends on setting of BCS1, 0 per table on page 3.
10
CLKB1
Output
Output Clock B1. Depends on setting of BCS1, 0 per table on page 3.
11
CCS
Input
Clock C select pin. Selects outputs on CLKC1 and CLKC2 per table on page 3.
12
DC
-
Don’t connect. Do not connect anything to this pin.
13
CLKA2
Output
Output Clock A2. Depends on setting of ACS1, 0 per table on page 3.
14
GND
Power
Connect to ground.
15
OE
Input
Output enable. Tri-states all outputs when low. Internal pull-up.
16
VDD
Power
Connect to +3.3 V or 5 V. Must be the same as pin 4.
17
CLKA1
Output
Output Clock A1. Depends on setting of ACS1, 0 per table on page 3.
18
REFOUT
Output
Buffered reference clock output. Same frequency as crystal or clock input.
19
BCS0
Input
B clock select 0. Selects outputs on CLKB1 and CLKB2 per table on page 3.
20
BCS1
Input
B clock select 1. Selects outputs on CLKB1 and CLKB2 per table on page 3. Internal
pull-up.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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