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參數(shù)資料
| 型號： | ICS650R-01ILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 3/8頁 |
| 文件大小： | 0K |
| 描述： | IC CLK SYNTHESIZER 20-SSOP |
| 標(biāo)準(zhǔn)包裝： | 55 |
| 類型： | 時鐘/頻率合成器 |
| PLL： | 帶旁路 |
| 輸入： | 時鐘，晶體 |
| 輸出： | CMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:8 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 66.67MHz |
| 除法器/乘法器： | 無/無 |
| 電源電壓： | 3 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-QSOP |
| 包裝： | 管件 |
| 其它名稱： | 650R-01ILF |
ICS650-01
SYSTEM PERIPHERAL CLOCK SOURCE
CLOCK SYNTHESIZER
IDT / ICS SYSTEM PERIPHERAL CLOCK SOURCE
3
ICS650-01
REV H 051310
External Components
The ICS650-01 requires a minimum number of external
components for proper operation.
Decoupling Capacitor
Decoupling capacitors of 0.01F must be connected
between each VDD and GND (pins 4 and 6, pins 16 and 14),
as close to the device as possible. For optimum device
performance, the decoupling capacitor should be mounted
on the component side of the PCB. Avoid the use of vias in
the decoupling circuit.
Series Termination Resistor
When the PCB trace between the clock outputs and the
loads are over 1 inch, series termination should be used. To
series terminate a 50
trace (a commonly used trace
impedance) place a 33
resistor in series with the clock line,
as close to the clock output pin as possible. The nominal
impedance of the clock output is 20
.
Crystal Information
The crystal used should be a fundamental mode (do not use
third overtone), parallel resonant, 300 ppm or better (to
meet Ethernet specs). Crystal capacitors should be
connected from pins X1 to ground and X2 to ground to
optimize the initial accuracy. The value of these capacitors
is given by the following equation:
Crystal caps (pF) = (CL - 12) x 2
In the equation, CL is the crystal load capacitance. So, for a
crystal with a 16 pF load capacitance, two 8 pF capacitors
should be used. If a clock input is used, drive it into X1 and
leave X2 unconnected.
11
OE
Input
Output enable. Tri-states all outputs when low.
12
PCLK1
Output
PCLK output number 1 per table above.
13
14.318M
Output
14.31818 MHz Buffered reference clock output.
14
GND
Power
Connect to ground.
15
ASEL
Input
ACLK select pin. Determines frequency of Audio clock per table above.
16
VDD
Power
Connect to VDD. Must be same value as other VDD. Decouple with pin 14.
17
PCLK3
Output
PCLK output number 3 per table above.
18
PCLK2
Output
PCLK output number 2 per table above.
19
PSEL0
Input
Processor select pin #0. Determines frequencies on PCLKs 1-4 per table
above.
20
PSEL1
Input
Processor select pin #1. Determines frequencies on PCLKs 1-4 per table
above.
Pin
Number
Pin
Name
Pin
Type
Pin Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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