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參數(shù)資料
| 型號： | ICS548-05A |
| 英文描述： | PRELIMINARY INFORMATION MP3 Audio Clock |
| 中文描述： | 初步信息MP3音頻時鐘 |
| 文件頁數(shù)： | 2/4頁 |
| 文件大?。?/td> | 67K |
| 代理商： | ICS548-05A |
ICS548-05A
MP3 Audio Clock
MDS 548-05 AC
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126(408) 295-9800tel www.icst.com
2
Revision 032900
PRELIMINARY INFORMATION
Key: I = Input; O = output; P = power supply connection; XI, XO = crystal connections
The input pins S3:S0 lack pull-ups, so they cannot be left floating. Tie directly to VDD or GND. For a
clock input, connect the input to X1, and leave X2 unconnected (floating).
Pin Assignment
16
15
14
13
12
11
10
9
16 pin TSSOP
1
2
3
4
5
6
7
8
ICS548-05A
VDD
VDD
REFEN
GND
GND
X2
DC
REFOUT
X1/ICLK
S2
S3
S1
PDCLK
DC
CLK
S0
Pin Descriptions
Number
1
2, 3
4
5, 6
7
8
9
10, 15
11
12
13
14
16
Name
X1/ICLK
VDD
REFEN
GND
S3
S2
CLK
DC
PDCLK
S1
S0
REFOUT
X2
Type
XI
P
I
P
I
I
O
-
I
I
I
O
XO
Description
Crystal connection. Connect to a 3.6864 MHz crystal, or input clock.
Connect to +3.3V or +5V. All VDDs must be same.
Reference Clock Enable. See above table.
Connect to ground.
Frequency select pin 3. Determines clock outputs per table above.
Frequency select pin 2. Determines clock outputs per table above.
Audio clock output set by status of S0-S3. See table above.
Don't Connect. Do not connect anything to these pins.
Power Down Clock. See above table.
Frequency select pin 1. Determines clock outputs per table above.
Frequency select pin 0. Determines clock outputs per table above.
Buffered 3.6864 MHz oscillator output clock. Controlled by REFEN.
Crystal connection. Connect to a 3.6864 MHz crystal, or leave unconnected for clock.
Key:
0 = connect directly to GND
1 = connect directly to VDD
S3
S2
S1
S0
Input (MHz)
Pins 1, (16)
3.6864
3.6864
3.6864
3.6864
3.6864
Turns off PLL and stops CLK low
3.6864
3.6864
3.6864
3.6864
CLK (MHz)
Pin 9
2.8224
3.072
4.096
5.6448
6.144
Pin 7
0
0
1
1
1
1
1
1
1
1
Pin 8 Pin 12 Pin 13
0
1
0
1
0
0
0
0
0
1
0
1
1
0
1
0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
8.192
11.2896
12.288
2.048
Output Clock Select Table
REFEN
Pin 4
0
0
1
1
PDCLK
Pin 11
0
1
0
1
Power Down Selection Mode
The entire chip is off.
PLL and CLK output run, REFOUT low.
REFOUT running, PLL off, CLK low.
All running.
Power Down Clock Select Table
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS548G-05 | PRELIMINARY INFORMATION MP3 Audio Clock |
| ICS548G-05T | PRELIMINARY INFORMATION MP3 Audio Clock |
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| ICS548M-03T | Low Skew Clock Inverter and Divider |
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