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參數(shù)資料
| 型號(hào)： | ICS543MT |
| 英文描述： | PRELIMINARY INFORMATION Clock Divider and 2X Multiplier |
| 中文描述： | 初步資料2倍時(shí)鐘分頻器和乘法器 |
| 文件頁(yè)數(shù)： | 2/4頁(yè) |
| 文件大小： | 60K |
| 代理商： | ICS543MT |
ICS543
Clock Divider and 2X Multiplier
MDS 543 A
Integrated Circuit Systems, Inc.525 Race StreetSan JoseCA95126(408)295-9800tel(408)295-9818fax
2
Revision 010599
Printed 12/4/00
ICRO
C
LOC K
PRELIMINARY INFORMATION
Pin Assignment
Number
1
2
3
4
5
6
7
8
Name
ICLK
VDD
GND
S0
S1
OE
CLK/2
CLK
Type
CI
P
P
I
I
I
O
O
Description
Clock input.
Connect to +3.3V or +5V.
Connect to ground.
Select 0 for output clock. Connect to GND or VDD, per decoding table above.
Select 1 for output clock. Connect to GND or VDD, per decoding table above.
Output Enable. Tri-states both output clocks when low.
Clock output per Table above. Low skew divide by two of pin 8 clock.
Clock output per Table above.
Pin Descriptions
Key: CI = clock input, I = input, O = output, P = power supply connection
Clock Decoding Table
0 = connect directly to ground.
1 = connect directly to VDD.
S1
#5
0
0
1
1
S0
#4
0
1
0
1
CLK
pin #8
Power Down All
Input x 2
Input/5
Input/3
CLK/2
pin #7
Max. Input Max. Input
at 5V
-
67 MHz
60 MHz
90 MHz
at 3.3V
-
50 MHz
40 MHz
60 MHz
Input
Input/10
Input/6
1
8
2
3
4
7
6
5
ICLK
GND
CLK
VDD
S1
8 pin SOIC
S0
CLK/2
OE
External Components
The ICS543 requires a 0.01 μF decoupling capacitor to be connected between VDD and GND. It must
be connected close to the ICS543 to minimize lead inductance. No external power supply filtering is
required for this device. A 33
terminating resistor can be used next to each output pin. If a 3.3 V input
clock is applied to the ICLK pin, with the ICS543 at 5 V, the clock must be AC coupled.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ICS544M-01T | 制造商:ICS 制造商全稱:ICS 功能描述:Clock Divider |
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