參數(shù)資料
型號: ICS542M
英文描述: Clock Divider
中文描述: 時鐘分頻器
文件頁數(shù): 2/4頁
文件大?。?/td> 57K
代理商: ICS542M
ICS542
Clock Divider
MDS 542 B
Integrated Circuit Systems, Inc. 525 Race Street San Jose CA95126 (408) 295-9800tel www.icst.com
2
Revision 050400
Printed 11/14/00
Pin Assignment
Number
1
2
3
4
5
6
7
8
Name
ICLK
VDD
GND
S0
S1
OE
CLK/2
CLK
Type
CI
P
P
I
I
I
O
O
Description
Clock input.
Connect to +3.3V or +5V.
Connect to ground.
Select 0 for output clock. Connect to GND or VDD. Internal pull-up.
Select 1 for output clock. Connect to GND or VDD. Internal pull-up.
Output Enable. Tri-states both output clocks when low. Internal pull-up.
Clock output per Table above. Low skew divide by two of pin 8 clock.
Clock output per Table above.
Pin Descriptions
Key: CI = clock input, I = input, O = output, P = power supply connection
Clock Decoding Table
0 = connect directly to ground.
1 = connect directly to VDD.
S1
0
0
1
1
S0
0
1
0
1
CLK
CLK/2
Power Down All
Input/6
Input/8
Input/2
Input/12
Input/16
Input/4
1
8
2
3
4
7
6
5
ICLK
GND
CLK
VDD
S1
8 pin SOIC
S0
CLK/2
OE
External Components
The ICS542 requires a 0.01 μF decoupling capacitor to be connected between VDD and GND. It must
be connected close to the ICS542 to minimize lead inductance. No external power supply filtering is
required for this device. A 33
series terminating resistor can be used next to each output pin. If a 3.3 V
input clock is applied to the ICLK pin, with the ICS542 at 5 V, the clock must be AC coupled.
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