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參數(shù)資料
| 型號： | ICS527R-03LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/9頁 |
| 文件大小： | 0K |
| 描述： | IC CLK SLICER PECL ZDB 28-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Clock Distibution and Generation 1.0 |
| 產(chǎn)品變化通告： | Product Discontinuation 09/Feb/2012 |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | CMOS |
| 輸出： | PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-QSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 527R-03LFT |
ICS527-03
CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB 4
ICS527-03
REV E 051310
Typical Example
The following connection diagram shows the implementation of the example from the previous section.
This will generate a 50 MHz clock synchronously with a 40 MHz input. The layout diagram below will
produce the waveforms shown on the right.
Note: The series termination resistor is located before
the feedback
F6
FBPECL
F5
F4
GND
F3
CLKIN
PDTS
F0
F1
F2
PECL
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBPECL
RES
0.01 F
VDD
560
50 MHz
PECL output resistor network is not shown, but
is identical to PECL
VDD
40 MHz
(PECLIN shown)
50 MHz PECL
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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