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參數(shù)資料
| 型號： | ICS527R-03LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SLICER PECL ZDB 28-SSOP |
| 產(chǎn)品培訓模塊： | Clock Distibution and Generation 1.0 |
| 產(chǎn)品變化通告： | Product Discontinuation 09/Feb/2012 |
| 標準包裝： | 48 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | CMOS |
| 輸出： | PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 28-QSOP |
| 包裝： | 管件 |
| 其它名稱： | 527R-03LF |
ICS527-03
CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB 2
ICS527-03
REV E 051310
Pin Assignment
28 pin 150 mil body SSOP
Output Frequency and Output
Divider Table
Pin Descriptions
18
7
17
8
16
9
15
FBPECL
10
FBPECL
11
GND
12
PECL
13
CLKIN
14
PDTS
GND
F6
F0
F5
F3
F1
F4
22
21
20
19
F2
PECL
5
6
S1
VDD
24
23
R0
3
4
DIV2
S0
R1
26
25
R2
1
2
R5
R6
R3
28
27
R4
RES
S1 S0
Output Divider
Output Frequency (MHz)
0
2
10 - 80
01
4
5 - 40
1
0
8
2.5 - 20
1
20 -160
Pin
Number
Pin
Name
Pin
Type
Pin Description
1,2, 24-28
R5, R6,
R0-R4
Input
Reference divider word input pins determined by user. Forms a binary number
from 0 to 127. Internal pull-up.
3
DIV2
Input
Selects CLK2 function to output a SYNC signal or a divide by 2 of CLK1 based
on the table above. Internal pull-up.
4, 5
S0, S1
Input
Select pins for output divider determined by user. See table above. Internal
pull-up.
6, 23
VDD
Power
Connect to +3.3 V.
7
FPECL
Input
PECL feedback input.
8
FPECL
Input
Complementary PECL feedback input.
9, 20
GND
Power
Connect to ground
10
CLKIN
Input
Clock input.
11
PDTS
Input
Power Down. Active low. Turns off entire chip when low, both clock outputs are
tri-stated. Internal pull-up.
12-18
F0-F6
Input
Feedback divider word input pins determined by user. Forms a binary number
from 0 to 127. Internal pull-up
19
RES
BIAS
Resistor connection to VDD for setting level of PECL outputs.
21
PECL
Output
Complementary PECL input clock.
22
PECL
Output
PECL input clock.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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