參數(shù)資料
型號： ICS307G-03LFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 4/14頁
文件大?。?/td> 0K
描述： IC CLOCK SOURCE PROGR 16-TSSOP
產(chǎn)品培訓模塊： Clock Distibution and Generation 1.0
標準包裝： 1
系列： VersaClock™ II
類型： 時鐘發(fā)生器
PLL： 是
輸入： 時鐘，晶體
輸出： LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 2:3
差分 - 輸入:輸出： 無/無
頻率 - 最大： 270MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 標準包裝
產(chǎn)品目錄頁面： 1251 (CN2011-ZH PDF)
其它名稱： 800-1796-6
ICS307-03
SERIALLY PROGRAMMABLE CLOCK SOURCE
SER PROG CLOCK SYNTHESIZER
IDT SERIALLY PROGRAMMABLE CLOCK SOURCE
12
ICS307-03
REV L 032911
AC Electrical Characteristics
VDD = 3.3 V ±0.3 V, Ambient Temperature 0 to +70
° C, unless stated otherwise
Note 1: Measured with 15 pF load.
Note 2: Jitter performance will change depending on configuration settings.
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental crystal
3
27
MHz
Clock
0.1
300
MHz
Clock Output Frequency
FOUT
5 pF load
0.0002
270
MHz
15 pF load
0.0002
200
MHz
Output Clock Rise/Fall Time
tR, tF
20 to 80% (5 pF load)
1.5
ns
Output Clock Duty Cycle
Output Divides <> 3
45
49-51
55
%
Output Divide = 3
40
60
%
Frequency Transition time
STROBE high to CLK
out
310
ms
One Sigma Clock Period Jitter
Note 2
50
ps
Maximum Absolute Jitter
tja
Deviation from mean,
Note 2
±120
ps
VCO Frequency
VCOF
100
730
MHz
Divider 1 Input
Output divider 1 = 2
(5 pF load)
540
MHz
Output divider 1 = 2
(15 pF load)
400
MHz
Output divider 1 = 3
(5 pF load)
720
MHz
Output divider 1 = 3
(15 pF load)
600
MHz
Output divider 1 = 38
~ 1029
570
MHz
All other Output
Divider 1 values
730
MHz
Divider 2 and 3 Inputs
Output divider 2, 3 = 2
(5 pF load)
540
MHz
Output divider 2, 3 = 2
(15 pF load)
400
MHz
Output divider 2, 3=12
440
MHz
Output divider 2, 3 =
16, 24, 28 and 32
500
MHz
All other Output
Divider 2 & 3 values
730
MHz
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PDF描述
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參數(shù)描述
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