參數資料
型號: ICS276PGLF
廠商: IDT, Integrated Device Technology Inc
文件頁數: 7/10頁
文件大小: 0K
描述: VCXO CLK SYNTH TRPL PLL 16-TSSOP
標準包裝: 96
系列: VersaClock™
類型: 時鐘/頻率合成器,扇出緩沖器(分配)
PLL: 帶旁路
輸入: 晶體
輸出: CMOS
電路數: 1
比率 - 輸入:輸出: 1:3
差分 - 輸入:輸出: 無/無
頻率 - 最大: 200MHz
除法器/乘法器: 是/是
電源電壓: 3.135 V ~ 3.465 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 16-TSSOP(0.173",4.40mm 寬)
供應商設備封裝: 16-TSSOP
包裝: 管件
其它名稱: 276PGLF
ICS276
TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK SYNTHESIZER
EPROM AND VCXO SYNTHESIZER
IDT / ICS TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK SYNTHESIZER 6
ICS276
REV E 051310
Note 1: Example with 25 MHz crystal input, three unloaded 33.3 MHz outputs and VDD = VDDO = 3.3 V.
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C
Note 1: External crystal device must conform with Pullable Crystal Specifications listed on page 3.
Note 2: Measured with 15 pF load.
Note 3: Duty Cycle is configuration dependent. Most configurations are min 45% / max 55%.
Nom. Output Impedance
ZO
20
Internal pull-up resistor
RPUS
S2:S0, PDTS
190
k
Internal pull-down
resistor
RPD
CLK outputs
120
k
Input Capacitance
CIN
Inputs
4
pF
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental crystal
5
27
MHz
Output Frequency
VDDO=VDD
0.314
200
MHz
1.8 V<VDDO<2.8
0.314
150
MHz
Crystal Pullability
FP
0V< VIN < 3.3 V, Note 1,
Config. Dependent
100
ppm
VCXO Gain
VIN = VDD/2 + 1 V,
Note 1, Config.
Dependent
120
ppm/V
Output Rise/Fall Time
tOF
80% to 20%, high drive,
Note 2
1.0
ns
Output Rise/Fall Time
tOF
80% to 20%, low drive,
Note 2
2.0
ns
Output Rise/Fall Time
tOF
80% to 20%, high drive,
1.8 V<VDDO<2.8
Note 2
2.0
ns
Duty Cycle
Note 3
40
49-51
60
%
Output Frequency Synthesis Error
Configuration Dependent
TBD
ppm
Power-up Time
PLL lock-time from
power-up
410
ms
PDTS goes high until
stable CLK output
0.6
2
ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean.
Configuration Dependent
+200
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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