參數(shù)資料
型號(hào): ICS2509CyG-T
英文描述: 3.3V Phase-Lock Loop Clock Driver
中文描述: 3.3鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器
文件頁(yè)數(shù): 2/7頁(yè)
文件大小: 248K
代理商: ICS2509CYG-T
2
ICS2509C
Pin Descriptions
Note:
1.
Weak pull-ups on these inputs
PIN NUMBER
1
2, 10, 15
3
4
5
6, 7, 18, 19
8
9
PIN NAME
AGND
VCC
CLKA0
CLKA1
CLKA2
GND
CLKA3
CLKA4
TYPE
PWR
PWR
OUT
OUT
OUT
PWR
OUT
OUT
DESCRIPTION
Analog Ground
Power Supply (3.3V)
Buffered clock output, Bank A
Buffered clock output, Bank A
Buffered clock output, Bank A
Ground
Buffered clock output, Bank A
Buffered clock output, Bank A
11
OEA
1
IN
Output enable (has internal pull_up). When high, normal operation.
When low bank A clock outputs are disabled to a logic low state.
12
13
FBOUT
FBIN
OUT
IN
Feedback output
Feedback input
14
OEB
1
IN
Output enable (has internal pull_up). When high, normal operation.
When low bank B clock outputs are disabled to a logic low state.
16
17
20
21
22
CLKB3
CLKB2
CLKB1
CLKB0
VCC
OUT
OUT
OUT
OUT
PWR
Buffered clock output. Bank B
Buffered clock output. Bank B
Buffered clock output. Bank B
Buffered clock output. Bank B
Power Supply (3.3V) digital supply.
Analog power supply (3.3V). When input is ground PLL is off and
bypassed.
Clock input
23
AVCC
IN
24
CLKIN
IN
Functionality
OEA
OEB
AVCC
CLKA
(0:4)
0
0
Driven
Driven
CLKB
(0:3)
0
Driven
0
Driven
FBOUT
Source
0
0
1
1
0
1
0
1
3.33
3.33
3.33
3.33
Driven
Driven
Driven
Driven
PLL
PLL
PLL
PLL
N
N
N
N
0
0
1
1
0
1
0
1
0
0
0
0
0
0
0
Driven
Driven
Driven
Driven
CLKIN
CLKIN
CLKIN
CLKIN
Y
Y
Y
Y
Driven
0
Driven
Driven
Driven
Test mode:
When AVCC is 0, shuts off the PLL and connects the input directly to the output buffers
Buffer Mode
INPUTS
OUTPUTS
PLL
Shutdown
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PDF描述
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