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參數(shù)資料
| 型號： | ICS1562BM-201 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 3/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VIDEO CLK SYNTHESIZER 16-SOIC |
| 產(chǎn)品變化通告： | Product Discontinuation 13/May/2009 |
| 標(biāo)準(zhǔn)包裝： | 48 |
| 類型： | 時鐘/頻率合成器，時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | CMOS，TTL，晶體 |
| 輸出： | CMOS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:3 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 260MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 管件 |
| 其它名稱： | 1562BM-201 |
Register Mapping - ICS1562B-201 (Serial Programming Option)
NOTE: IT IS NOT NECESSARY TO UNDERSTAND THE FUNCTION OF THESE BITS TO USE THE ICS1562B. PC SOFTWARE IS AVAILABLE
BIT(S)
BIT REF.
DESCRIPTION
1-4
N1[0]..N1[3]
Sets N1 modulus according to this table. These bits are set to implement
a divide-by-four on power-up.
N1[3]
N1[2]
N1[1]
N1[0]
RATIO
0000
3
0001
4
0010
4
0011
5
0100
6
0101
8
0110
8
0111
10
1X
0
12
1X
0
1
16
1X
1
0
16
1X
1
20
5
RESERVED
Must be set to zero.
6
JAMPLL
Tristates phase detector outputs, resets phase detector logic, and resets
R, A, M, and N2 counters.
7
DACRST
Set to zero for normal operations. When set to one, the CLK+ output is
kept high and the CLK- output is kept low. (All other device functions are
unaffected.) When returned to zero, the CLK+ and CLK- outputs will
resume toggling on a rising edge of the LD output (+/
1 CLK period).
To initiate a RAMDAC reset sequence, simply write a one to this register
bit followed by a zero.
8
SELXTAL
When set to logic 1, passes the reference frequency to the post-scaler.
9
ALTLOOP
Controls substitution of N1 and N2 dividers into feedback loop of PLL.
When this bit is a logic 1, the N1 and N2 dividers are used.
10
SCEN
VRAM shift clock enable bit. When logic 1, the BLANK pin can be used
to disable the LD/N2 output.
11
EXTFBKEN
External PLL feedback select. When logic 1, the EXTFBK pin is used for
the phase-frequency detector feedback input.
12
PDRSTEN
Phase detector reset enable control bit. When this bit is set, a high level
on the BLANK input will disable PLL locking. See "Internal Feedback
Operation" section for more details on the operation of this function.
ICS1562B
11
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