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參數(shù)資料
| 型號： | HYS72T64000HR-3S-B |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 240-Pin Registered DDR2 SDRAM Modules |
| 中文描述： | 64M X 72 DDR DRAM MODULE, 0.45 ns, DMA240 |
| 封裝： | GREEN, RDIMM-240 |
| 文件頁數(shù)： | 17/52頁 |
| 文件大?。?/td> | 1250K |
| 代理商： | HYS72T64000HR-3S-B |
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Internet Data Sheet
Rev. 1.2, 2007-01
03292006-JXZQ-CG6T
17
HYS72T[64/128/256]xxxHR–[3S/3.7/5]–B
240-Pin Registered DDR2 SDRAM
3.3.2
Component AC Timing Parameters
List of AC timing parameter tables.
Table 13 “DRAM Component Timing Parameter by Speed Grade - DDR2–667” on Page 17
Table 14 “DRAM Component Timing Parameter by Speed Grade - DDR2–533” on Page 21
Table 15 “DRAM Component Timing Parameter by Speed Grade - DDR2-400” on Page 23
TABLE 13
DRAM Component Timing Parameter by Speed Grade - DDR2–667
Parameter
Symbol
DDR2–667
Unit
Note
1)2)3)4)5)6)7)
8)
Min.
Max.
DQ output access time from CK / CK
CAS to CAS command delay
Average clock high pulse width
Average clock period
CKE minimum pulse width ( high and low pulse
width)
Average clock low pulse width
Auto-Precharge write recovery + precharge time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time
DQ and DM input pulse width for each input
DQS output access time from CK / CK
DQS input high pulse width
DQS input low pulse width
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
DQS latching rising transition to associated clock
edges
DQ and DM input setup time
DQS falling edge hold time from CK
DQS falling edge to CK setup time
CK half pulse width
t
AC
t
CCD
t
CH.AVG
t
CK.AVG
t
CKE
–450
2
0.48
3000
3
+450
—
0.52
8000
—
ps
nCK
t
CK.AVG
ps
nCK
9)
—
10)11)
—
12)
t
CL.AVG
t
DAL
t
DELAY
0.48
WR +
t
nRP
t
IS
+
t
CK .AVG
+
t
IH
175
0.35
–400
0.35
0.35
—
– 0.25
0.52
—
––
t
CK.AVG
nCK
ns
10)11)
13)14)
t
DH.BASE
t
DIPW
t
DQSCK
t
DQSH
t
DQSL
––
—
+400
—
—
240
+ 0.25
ps
t
CK.AVG
ps
t
CK.AVG
t
CK.AVG
ps
t
CK.AVG
19)20)15)
—
9)
—
—
16)
t
DQSS
17)
t
DS.BASE
t
DSH
t
DSS
t
HP
100
0.2
0.2
Min (
t
CH.ABS
,
t
CL.ABS
)
—
275
0.6
200
2 x
t
AC.MIN
t
AC.MIN
0
2
0
––
—
—
__
ps
t
CK.AVG
t
CK.AVG
ps
18)19)20)
17)
17)
21)
Data-out high-impedance time from CK / CK
Address and control input hold time
Control & address input pulse width for each input
t
IPW
Address and control input setup time
DQ low impedance time from CK/CK
DQS/DQS low-impedance time from CK / CK
MRS command to ODT update delay
Mode register set command cycle time
OCD drive mode output delay
t
HZ
t
IH.BASE
t
AC.MAX
—
—
—
t
AC.MAX
t
AC.MAX
12
—
12
ps
ps
t
CK.AVG
ps
ps
ps
ns
nCK
ns
9)22)
25)23)
—
t
IS.BASE
t
LZ.DQ
t
LZ.DQS
t
MOD
t
MRD
t
OIT
24)25)
9)22)
9)22)
1)
—
1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72T64000HR-5-B | 240-Pin Registered DDR2 SDRAM Modules |
| HYS72T128001HR | 240-Pin Registered DDR SDRAM Modules |
| HYS72T128001HR-5-A | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR-3.7-A | 240-Pin Registered DDR SDRAM Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72T64000HR-5-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules |
| HYS72T64000HR-5-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR2 SDRAM Modules |
| HYS72T64000HU | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
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| HYS72T64000HU-25F-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
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