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參數(shù)資料
| 型號： | HYS72D64500GR-7F-B |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Registered DDR SDRAM-Modules |
| 中文描述： | 注冊DDR SDRAM內(nèi)存模塊 |
| 文件頁數(shù)： | 18/39頁 |
| 文件大?。?/td> | 1036K |
| 代理商： | HYS72D64500GR-7F-B |
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HYS72D[128/64/32]5[00/20/21]GR–[7F/7/8]-B
Registered DDR SDRAM-Modules
Electrical Characteristics
Data Sheet
18
Rev. 1.03 2004-01
3.3
AC Characteristics
Table 12
Parameter
AC Timing - Absolute Specifications –8/–7/-7F
Symbol
–8
–7
–7F
Unit Note/
Test
Condition
1)
DDR200
Min. Max.
–0.8 +0.8
DDR266A
Min.
–0.75 +0.75
DDR266F
Min. Max.
–
0.75
–
0.75
0.45
0.45
min. (
t
CL
,
t
CH
)
7
12
7.5
12
0.5
—
0.5
—
2.2
—
Max.
DQ output access time from
CK/CK
DQS output access time from
CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
+0.75
ns
2)3)4)5)
t
DQSCK
–0.8 +0.8
–0.75 +0.75
+0.75
ns
2)3)4)5)
t
CH
t
CL
t
HP
t
CK2.5
t
CK2
t
DH
t
DS
t
IPW
0.45 0.55
0.45 0.55
min. (
t
CL
,
t
CH
)
8
12
10
12
0.6
—
0.6
—
2.5
—
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7.5
0.5
0.5
2.2
0.55
0.55
0.55
0.55
t
CK
t
CK
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
12
12
—
—
—
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse
width (each input)
DQ and DM input pulse width
(each input)
Data-out high-impedance time
from CK/CK
Data-out low-impedance time
from CK/CK
Write command to 1
st
DQS
latching transition
DQS-DQ skew (DQS and
associated DQ signals)
2)3)4)5)
2)3)4)5)6)
t
DIPW
2.0
—
1.75
—
1.75
—
ns
2)3)4)5)6)
t
HZ
–0.8 +0.8
–0.75 +0.75
–
0.75
–
0.75
0.75
+0.75
ns
2)3)4)5)7)
t
LZ
–0.8 +0.8
–0.75 +0.75
+0.75
ns
2)3)4)5)7)
t
DQSS
0.75 1.25
0.75
1.25
1.25
t
CK
2)3)4)5)
t
DQSQ
—
+0.6
—
+0.5
—
+0.5
ns
ns
ns
ns
ns
2)3)4)5)
Data hold skew factor
t
QHS
—
1.0
—
0.75
—
0.75
2)3)4)5)
DQ/DQS output hold time
t
QH
t
HP
–
t
QHS
0.35 —
—
t
HP
–
t
QHS
0.35
—
t
HP
–
t
QHS
0.35
—
2)3)4)5)
DQS input low (high) pulse
width (write cycle)
DQS falling edge to CK setup
time (write cycle)
DQS falling edge hold time from
CK (write cycle)
Mode register set command
cycle time
Write preamble setup time
Write postamble
Write preamble
t
DQSL,H
—
—
t
CK
2)3)4)5)
t
DSS
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
DSH
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
MRD
2
—
2
—
2
—
t
CK
2)3)4)5)
t
WPRES
t
WPST
t
WPRE
0
0.40 0.60
0.25 —
—
0
0.40
0.25
—
0.60
—
0
0.40
0.25
—
0.60
—
ns
t
CK
t
CK
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| HYS72D128521GR-8-B | Registered DDR SDRAM-Modules |
| HYS72D32500GR | Registered DDR SDRAM-Modules |
| HYS72D32500GR-7-B | Registered DDR SDRAM-Modules |
| HYS72D64500GR-7-B | Registered DDR SDRAM-Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYS72D64500GR-8-B | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Registered DDR SDRAM-Modules |
| HYS72T128000GR | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DDR2 Registered Memory Modules |
| HYS72T128000GR-37-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:DDR2 Registered Memory Modules |
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