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參數(shù)資料
| 型號(hào)： | HYS72D64300HBR-6-C |
| 廠商： | QIMONDA AG |
| 元件分類： | DRAM |
| 英文描述： | 184-Pin Registered Double Data Rate SDRAM Module |
| 中文描述： | 64M X 72 DDR DRAM MODULE, 0.7 ns, DMA184 |
| 封裝： | GREEN, DIMM-184 |
| 文件頁(yè)數(shù)： | 19/50頁(yè) |
| 文件大?。?/td> | 1158K |
| 代理商： | HYS72D64300HBR-6-C |
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Internet Data Sheet
Rev. 1.32, 2007-03
03292006-Q22P-G7TH
19
HYS72D[128/64/32]3xx[G/H]BR–[5/6/7]–C
Registered Double Data Rate SDRAM
TABLE 15
AC Timing - Absolute Specifications for PC2700
Parameter
Symbol
–7
Unit
Note/Test
Condition
1)
DDR266A
Min.
Max.
DQ output access time from CK/CK
CK high-level width
Clock cycle time
t
AC
t
CH
t
CK
–0.75
0.45
7.5
7.5
0.45
(
t
WR
/
t
CK
)+(
t
RP
/
t
CK
)
0.5
1.75
–0.75
0.35
—
0.75
0.5
0.2
0.2
min. (
t
CL
,
t
CH
)
–0.75
0.9
+0.75
0.55
12
12
0.55
—
—
—
+0.75
—
+0.5
1.25
—
—
—
—
+0.75
—
ns
t
CK
ns
ns
t
CK
t
CK
ns
ns
ns
t
CK
ns
t
CK
ns
t
CK
t
CK
ns
ns
ns
2)3)4)5)
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CK low-level width
Auto precharge write recovery + precharge time
DQ and DM input hold time
DQ and DM input pulse width (each input)
DQS output access time from CK/CK
DQS input low (high) pulse width (write cycle)
DQS-DQ skew (DQS and associated DQ signals)
t
DQSQ
Write command to 1
st
DQS latching transition
DQ and DM input setup time
DQS falling edge hold time from CK (write cycle)
t
DSH
DQS falling edge to CK setup time (write cycle)
Clock Half Period
Data-out high-impedance time from CK/CK
Address and control input hold time
t
CL
t
DAL
t
DH
t
DIPW
t
DQSCK
t
DQSL,H
2)3)4)5)
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
FBGA
2)3)4)5)
t
DQSS
t
DS
2)3)4)5)
2)3)4)5)
2)3)4)5)
t
DSS
t
HP
t
HZ
t
IH
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
fast slew rate
3)4)5)6)7)
1.0
—
ns
slow slew rate
3)4)5)6)8)
Control and Addr. input pulse width (each input)
Address and control input setup time
t
IPW
t
IS
2.2
0.9
—
—
ns
ns
2)3)4)5)8)
fast slew rate
3)4)5)6)8)
1.0
—
ns
slow slew rate
3)4)5)6)8)
Data-out low-impedance time from CK/CK
Mode register set command cycle time
DQ/DQS output hold time
Data hold skew factor
Active to Read w/AP delay
Active to Precharge command
Active to Active/Auto-refresh command period
Active to Read or Write delay
Average Periodic Refresh Interval
Auto-refresh to Active/Auto-refresh command
period
t
LZ
t
MRD
t
QH
t
QHS
t
RAP
t
RAS
t
RC
t
RCD
t
REFI
t
RFC
–0.75
2
t
HP
–
t
QHS
—
t
RCD
or
t
RASmin
45
65
20
7.8
75
+0.75
—
ns
t
CK
ns
ns
ns
ns
ns
ns
μ
s
ns
2)3)4)5)6)
2)3)4)5)
2)3)4)5)
0.75
—
120E+3
—
—
—
—
FBGA
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)8)
2)3)4)5)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72D64300HBR-7-C | 184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D64320 | 184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D64320HBR-5-C | 184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D64320HBR-6-C | 184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D64300HU-5-C | 184-Pin Unbuffered Double Data Rate SDRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72D64300HBR-7-C | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D64300HU-5-B | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:42184-Pin Unbuffered Double-Data-Rate Memory Modules |
| HYS72D64300HU-5-C | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184-Pin Unbuffered Double Data Rate SDRAM |
| HYS72D64300HU-6-B | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:184-Pin Unbuffered Dual-In-Line Memory Modules |
| HYS72D64300HU-6-C | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184-Pin Unbuffered Double Data Rate SDRAM |
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