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參數(shù)資料
| 型號(hào)： | HYB25D128400AT-7 |
| 英文描述： | ?128Mb (32Mx4) DDR266A (2-3-3)? |
| 中文描述： | ？128Mb的（32Mx4）DDR266A（2-3-3）？ |
| 文件頁(yè)數(shù)： | 6/76頁(yè) |
| 文件大?。?/td> | 1218K |
| 代理商： | HYB25D128400AT-7 |
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HYB25D128400/800/160AT(L)
128-Mbit Double Data Rate SDRAM
Page 6 of 76
2002-05-06
Block Diagram (16Mb x 8)
R
1
DQS
CK, CK
DLL
RAS
CAS
CK
CS
WE
CK
C
Column-Address
Counter/Latch
Mode
Registers
10
C
D
A0-A11,
BA0, BA1
CK
E
14
14
I/O
G
ating
DM Mask Logic
Array
(40
9
6 x 512 x 16)
Sense Amplifiers
Bank1
Bank2
Bank3
12
9
1
2
2
R
8
8
8
RInput
1
1
1
1
1
16
16
2
16
clk
Data
Mask
Data
CK,
CK
COL0
COL0
COL0
clk
in
M
X
G
DQS
8
8
8
8
8
16
DQ0-DQ7,
DM
DQS
1
R
W
rite
F&
Drivers
Note:
This Functional Block Diagram is intended to facilitate user understanding of the operation of
the device; it does not represent an actual circuit implementation.
Note:
DM is a unidirectional signal (input only), but is internally loaded to match the load of the bidi-
rectional DQ and DQS signals.
Column
Decoder
(512
R
X
1
8
9
2
B
R
&
40
9
6
A
D
B
12
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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