參數(shù)資料
型號(hào)： HY57V561620
廠商： Hynix Semiconductor Inc.
英文描述： 4Banks x 4M x 16Bit Synchronous DRAM
中文描述： 4Banks x 4米× 16位同步DRAM
文件頁(yè)數(shù)： 7/13頁(yè)
文件大?。?/td> 151K
代理商： HY57V561620
HY57V561620(L)T
Revision 1.8 / Apr.01
AC CHARACTERISTICS I
Note :
1. Assume tR / tF (input rise and fall time ) is 1ns.
2. Access times to be measured with input signals of 1v/ns slew rate, 0.8v to 2.0v
Parameter
Symbol
-HP
-H
-8
-P
-S
Unit
Note
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
System clock cycle
time
CAS Latency = 3
tCK3
7.5
1000
7.5
1000
8
1000
10
1000
10
1000
ns
CAS Latency = 2
tCK2
10
10
10
10
12
ns
Clock high pulse width
tCHW
2.5
-
2.5
-
3
-
3
-
3
-
ns
1
Clock low pulse width
tCLW
2.5
-
2.5
-
3
-
3
-
3
-
ns
1
Access time from
clock
CAS Latency = 3
tAC3
-
5.4
-
5.4
-
6
6
6
ns
2
CAS Latency = 2
tAC2
-
6
-
6
-
6
6
6
ns
Data-out hold time
tOH
2.7
-
2.7
-
3
-
3
-
3
-
ns
Data-Input setup time
tDS
1.5
-
1.5
-
2
-
2
-
2
-
ns
1
Data-Input hold time
tDH
0.8
-
0.8
-
1
-
1
-
1
-
ns
1
Address setup time
tAS
1.5
-
1.5
-
2
-
2
-
2
-
ns
1
Address hold time
tAH
0.8
-
0.8
-
1
-
1
-
1
-
ns
1
CKE setup time
tCKS
1.5
-
1.5
-
2
-
2
-
2
-
ns
1
CKE hold time
tCKH
0.8
-
0.8
-
1
-
1
-
1
-
ns
1
Command setup time
tCS
1.5
-
1.5
-
2
-
2
-
2
-
ns
1
Command hold time
tCH
0.8
-
0.8
-
1
-
1
-
1
-
ns
1
CLK to data output in low Z-time
tOLZ
1
-
1
-
1
-
1
-
1
-
ns
CLK to data output
in high Z-time
CAS Latency = 3
tOHZ3
2.7
5.4
2.7
5.4
3
6
3
6
3
6
ns
CAS Latency = 2
tOHZ2
3
6
3
6
3
6
3
6
3
6
ns
相關(guān)PDF資料
PDF描述
HY57V561620LT-8 4Banks x 4M x 16Bit Synchronous DRAM
HY57V561620LT-H 4Banks x 4M x 16Bit Synchronous DRAM
HY57V561620LT-HP 4Banks x 4M x 16Bit Synchronous DRAM
HY57V561620LT-P 4Banks x 4M x 16Bit Synchronous DRAM
HY57V561620LT-S 4Banks x 4M x 16Bit Synchronous DRAM
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參數(shù)描述
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