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參數(shù)資料
| 型號(hào)： | HY51V17400HG(HGL) |
| 英文描述： | 4Mx4|3.3V|2K|5/6/7|FP/EDO DRAM - 16M |
| 中文描述： | 4Mx4 | 3.3 | 2K | 5/6/7 |計(jì)劃生育/ EDO公司的DRAM - 1,600 |
| 文件頁數(shù)： | 10/11頁 |
| 文件大?。?/td> | 94K |
| 代理商： | HY51V17400HG(HGL) |
HY51V(S)16400HG/HGL
Rev.0.1/Apr.01
10
18. Access time is determined by the longest among t
AA
or t
CAC
or t
ACP
19. In delayed write or read-modify-write cycels, OE must disable output buffer prior to applying data to the
device, After /RAS is reset, if t
OEH
>=t
CWL
, the I/O pin will remain open circuit (high impedance)
If t
OEH
< t
CWL
, invalid data will be out at each I/O
20. In a test mode read cycle, the value of tRAC, tAA, tCAC is delayed by 2ns to 5ns for the specified
value. These parameters should be specified in test mode cycles by adding the above value to the
specified value in this data sheet
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HY51V17403HG(HGL) | 4Mx4|3.3V|2K|5/6|FP/EDO DRAM - 16M |
| HY51V17404 | |
| HY51V17404AJ-60 | x4 EDO Page Mode DRAM |
| HY51V17404AJ-70 | x4 EDO Page Mode DRAM |
| HY51V17404AJ-80 | x4 EDO Page Mode DRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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