- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄370468 > HD64F3437F16 (Hitachi,Ltd.) 12 V must not be applied to the S-mask model (single-power-supply specification), as this may permanently damage the device. PDF資料下載
參數(shù)資料
| 型號： | HD64F3437F16 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 12 V must not be applied to the S-mask model (single-power-supply specification), as this may permanently damage the device. |
| 中文描述： | 12伏不能適用的S -面具模型（單電源規(guī)范），因為這可能會永久損壞設(shè)備。 |
| 文件頁數(shù)： | 253/752頁 |
| 文件大?。?/td> | 2656K |
| 代理商： | HD64F3437F16 |
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224
11.2.2
Timer Control/Status Register (TCSR)
Bit
7
6
5
4
3
2
1
0
OVF
WT/
IT
TME
—
RST/
NMI
CKS2
CKS1
CKS0
Initial value
Read/Write
0
0
0
1
—
0
0
0
0
R/(W)
*
R/W
R/W
R/W
R/W
R/W
R/W
Note:
*
Software can write a 0 in bit 7 to clear the flag, but cannot write a 1 in this bit.
TCSR is an 8-bit readable/writable register that selects the timer mode and clock source and
performs other functions. (TCSR is write-protected by a password. See section 11.2.3, Register
Access, for details.)
Bits 7 to 5 and bit 3 are initialized to 0 by a reset and in the standby modes. Bits 2 to 0 are
initialized to 0 by a reset, but retain their values in the standby modes.
Bit 7—Overflow Flag (OVF):
Indicates that the watchdog timer count has overflowed.
Bit 7: OVF
Description
0
To clear OVF, the CPU must read OVF after it has been set to 1, then write a 0
in this bit
(Initial value)
1
Set to 1 when TCNT changes from H'FF to H'00
Bit 6—Timer Mode Select (WT/
IT
):
Selects whether to operate in watchdog timer mode or
interval timer mode. When TCNT overflows, an WOVF interrupt request is sent to the CPU in
interval timer mode. For watchdog timer mode, a reset or NMI interrupt is requested.
Bit 6: WT/
IT
Description
0
Interval timer mode (WOVF request)
(Initial value)
1
Watchdog timer mode (reset or NMI request)
Bit 5—Timer Enable (TME):
Enables or disables the timer.
Bit 5: TME
Description
0
TCNT is initialized to H'00 and stopped
(Initial value)
1
TCNT runs and requests a reset or an interrupt when it overflows
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