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參數(shù)資料
| 型號(hào)： | HD404374 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Low-Voltage AS Microcomputers with On-Chip A/D Converter(帶片上A/D轉(zhuǎn)換器的低壓微計(jì)算機(jī)) |
| 中文描述： | 低電壓如同在微機(jī)芯片的A / D轉(zhuǎn)換器（帶片上的A / D轉(zhuǎn)換器的低壓微計(jì)算機(jī)） |
| 文件頁(yè)數(shù)： | 129/162頁(yè) |
| 文件大?。?/td> | 482K |
| 代理商： | HD404374 |
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)當(dāng)前第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)
HD404374/HD404384/HD404389/HD404082/HD404084 Series
129
Table 31
Register-Register Instructions
Operation
Mnemonic
Operation Code
Function
Status
Words/
Cycles
Load A from B
LAB
0
0
0
1
0
0 1
0
0
0
B
→
A
1/1
Load B from A
LBA
0
0
1
1
0
0 1
0
0
0
A
→
B
1/1
Load A from W
LAW
0
0
1
0
0
0
0
0
0
0
0 0
0 0
0
0
0
0
0
0
W
→
A
2/2*
Load A from Y
LAY
0
0
1
0
1
0 1
1
1
1
Y
→
A
1/1
Load A from SPX
LASPX
0
0
0
1
1
0 1
0
0
0
SPX
→
A
1/1
Load A from SPY
LASPY
0
0
0
1
0
1 1
0
0
0
SPY
→
A
1/1
Load A from MR
LAMR m
1
0
0
1
1
1 m
3
m
2
m
1
m
0
MR (m)
→
A
1/1
Exchange MR and A
XMRA m
1
0
1
1
1
1 m
3
m
2
m
1
m
0
MR (m)
A
1/1
Note:
The assembler automatically provides an operand for the second word of the LAW instruction.
Table 32
RAM Address Instructions
Operation
Mnemonic
Operation Code
Function
Status
Words/
Cycles
Load W from immediate
LWI i
0
0
1
1
1
1 0
0
i
1
i
0
i
→
W
1/1
Load X from immediate
LXI i
1
0
0
0
1
0 i
3
i
2
i
1
i
0
i
→
X
1/1
Load Y from immediate
LYI i
1
0
0
0
0
1 i
3
i
2
i
1
i
0
i
→
Y
1/1
Load W from A
LWA*
0
0
1
0
0
0
0
0
0
0
1 0
0 0
0
0
0
0
0
0
A
→
W
2/2*
Load X from A
LXA
0
0
1
1
1
0 1
0
0
0
A
→
X
1/1
Load Y from A
LYA
0
0
1
1
0
1 1
0
0
0
A
→
Y
1/1
Increment Y
IY
0
0
0
1
0
1 1
1
0
0
Y + 1
→
Y
NZ
1/1
Decrement Y
DY
0
0
1
1
0
1 1
1
1
1
Y – 1
→
Y
NB
1/1
Add A to Y
AYY
0
0
0
1
0
1 0
1
0
0
Y + A
→
Y
OVF
1/1
Subtract A from Y
SYY
0
0
1
1
0
1 0
1
0
0
Y – A
→
Y
NB
1/1
Exchange X and SPX
XSPX
0
0
0
0
0
0 0
0
0
1
X
SPX
1/1
Exchange Y and SPY
XSPY
0
0
0
0
0
0 0
0
1
0
Y
SPY
1/1
Exchange X and SPX,
Y and SPY
XSPXY
0
0
0
0
0
0 0
0
1
1
X
SPX,Y
SPY
1/1
Note:
* The assembler automatically provides an operand for the second word of the LAW and LWA
instruction.
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