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參數(shù)資料
| 型號： | FDC37B77X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 30 AMP MINIATURE POWER RELAY |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數(shù)： | 107/196頁 |
| 文件大?。?/td> | 573K |
| 代理商： | FDC37B77X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁當(dāng)前第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁
107
interface. The V
TR
pin generates a V
TR
Power-
on-Reset signal to initialize these components.
Internal PWRGOOD
An internal PWRGOOD logical control is
included to minimize the effects of pin-state
uncertainty in the host interface as V
cc
cycles on
and off. When the internal PWRGOOD signal is
“1” (active), V
cc
is > 3.7V, and the FDC37B77x
host interface is active. When the internal
PWRGOOD signal is “0” (inactive), V
cc
is
≤
3.7V, and the FDC37B77x host interface is
inactive; that is, ISA bus reads and writes will
not be decoded.
The FDC37B77x device pins nPME, CLOCKI32,
KCLK, MCLK, IRRX, nRI1, nRI2 and RXD2 are
part of the PME interface and remain active
when the internal PWRGOOD signal has gone
inactive, provided V
TR
is powered. The internal
PWRGOOD signal is also used to determine the
clock source for the CIrCC CIR and to disable
the IR Half Duplex Timeout.
Note: If V
TR
is to be used for programmable
wake-up events when V
CC
is removed, V
TR
must
be at its full minimum potential at least 10
μ
s
before V
cc
begins a power-on cycle. When V
TR
and V
cc
are fully powered, the potential
difference between the two supplies must not
exceed 500mV.
32.768 kHz TRICKLE CLOCK INPUT
The FDC37B77x utilizes a 32.768 kHz trickle
clock input and a clock multiplier (PLL) to drive
the CIrCC and PME interface when V
cc
has been
removed. The PME Power bit, CR22.7, is used
to enable (power-up) the 32.768 kHz trickle
clock PLL. When the PME Power bit is set to
“1” (active), the 32.768 kHz trickle clock PLL is
running and can replace the 14.318 MHz clock
source for the PME Wake Events, depending
upon the state of the internal PWRGOOD signal
(Table 43). When the PME Power bit is reset to
“0” (inactive/default), the 32.768 kHz trickle
clock PLL is unpowered.
TABLE 43 - FDC37B77x PLL CONTROLS AND SELECTS
PME POWER
(CR22.7)
PWRGOOD
X
X
0
0
0
1
PLL CONTROL
(CR24.1)
1
0
0
INTERNAL
DESCRIPTION
All PLLs Powered Down
32KHz PLL Unpowered, Not Selected,
14MHz PLL Powered, Selected.
32KHz PLL Powered, Selected,
14MHz PLL Unpowered, Not Selected.
32KHz PLL Powered, Not Selected, 14MHz PLL
Powered, Selected.
0
1
0
0
1
1
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